全流程低功耗設(shè)計(jì)技術(shù)的應(yīng)用

隨著便攜式電子設(shè)備的日益使用，要求集成電路IC及SoC的功耗越來越低。在今后日益復(fù)雜的設(shè)計(jì)中，實(shí)現(xiàn)一個(gè)可靠的電源網(wǎng)絡(luò)以減小功耗變成了主要的挑戰(zhàn)。
對于使用者來說，期待每一代新產(chǎn)品都具有新型功能，同時(shí)也希望產(chǎn)品的體積小并具有較長的工作時(shí)間。解決這個(gè)難題的方法之一就是采用新型的IC設(shè)計(jì)技術(shù)，以提供小而且高效的晶體管。在整個(gè)設(shè)計(jì)流程中，為了使器件的性能和可靠性最優(yōu)，電源方面的限制非常關(guān)鍵。例如在邏輯門應(yīng)用中，由于開關(guān)從一種狀態(tài)轉(zhuǎn)換到另一種狀態(tài)從而引起動(dòng)態(tài)功耗。在開關(guān)的轉(zhuǎn)換過程中，和晶體管門極相連的所有內(nèi)部電容將會(huì)被充電，從而消耗功率。更為嚴(yán)重的是，門極也會(huì)給所有的外部電容充電，這些外部電容主要是導(dǎo)線產(chǎn)成的寄生電容以及和低端邏輯門相連的輸入電容。當(dāng)邏輯門不執(zhí)行操作或者不從一種狀態(tài)轉(zhuǎn)換到另一種狀態(tài)時(shí)，靜態(tài)功耗主要和邏輯門本身有關(guān)。從理論上說，邏輯門此時(shí)是不消耗功率的，但實(shí)際上，晶體管的泄漏電流總會(huì)吸收一部分電流而消耗功率。即使單個(gè)邏輯門的靜態(tài)功耗相當(dāng)小，但對于今天上千萬個(gè)邏輯門產(chǎn)生的功耗也會(huì)變得很大。

考慮功耗的分布
無論是靜態(tài)還是動(dòng)態(tài)的功率消耗都會(huì)增加器件的工作溫度，為了和變化的溫度以及電源相適應(yīng)，設(shè)計(jì)者通常都會(huì)改進(jìn)焊盤的導(dǎo)電特性并增加一些設(shè)計(jì)余量。
對于深亞微細(xì)(DSM)或者超深亞微細(xì)(UDSM)器件來說，容易受到電壓降的影響。這種影響主要是在外部管腳和內(nèi)部電路之間用來進(jìn)行網(wǎng)絡(luò)和地的功率分配時(shí)，由導(dǎo)線的電阻引起(在和直流電壓相關(guān)的電壓降中，電壓降的影響通常指IR降)。因此為了簡化器件的設(shè)計(jì)應(yīng)用，可以考慮在相同的源和地之間采用反向門鏈的方法，如圖1所示。
每個(gè)源和地之間都有一個(gè)小的電阻和它相連，意味者與主要電源最近的IC管腳和地管腳之間獲得最佳的電源性能，下一個(gè)鏈中的門獲得的電源稍微減弱，并在鏈中依次遞減。
在靜態(tài)或者交流壓降影響的情況下，當(dāng)開關(guān)從一種狀態(tài)轉(zhuǎn)換到另一種狀態(tài)或者龍其是整個(gè)電路快速關(guān)閉或者打開時(shí)，問題將會(huì)變得非常嚴(yán)重。這會(huì)導(dǎo)致短時(shí)的電壓尖峰，在電源鏈上門極獲得的電源性能將會(huì)立即降低。
由于邏輯門上電壓降的影響將會(huì)導(dǎo)致輸入/輸出的延時(shí)，破壞門時(shí)鐘周期，所以完整的分析和描述電壓降的影響變得非常重要。在欠壓驅(qū)動(dòng)的條件下，導(dǎo)線之間的延遲也會(huì)增加。
電壓降的影響使得門極對噪音干擾以及延遲影響增加，這時(shí)可以考慮采用降低局部電壓源的方法。尤其在延遲影響中，一個(gè)較強(qiáng)的信號很可能會(huì)加速或者減慢開關(guān)的執(zhí)行，這可由信號朝相同還是相反方向過渡判斷得到。例如，考慮兩個(gè)反向的開關(guān)信號，此時(shí)很有可能導(dǎo)致網(wǎng)絡(luò)上的延遲增加，如圖2所示。
在線路中，電流密度較大將會(huì)引起電子遷移。在電源和地的情況中，電子遷移的影響是基于直流電的。當(dāng)導(dǎo)線中的金屬離子遷移時(shí)，電流的流動(dòng)會(huì)產(chǎn)生電子風(fēng)，形成空隙和電子的堆積。
由于空隙的產(chǎn)生會(huì)增加導(dǎo)線阻抗從而產(chǎn)生電壓降，所以電源和地之間的電子遷移會(huì)導(dǎo)致時(shí)間選擇問題，這樣會(huì)進(jìn)一步增加邏輯門開關(guān)的延遲以及噪音的干擾。

實(shí)現(xiàn)低功耗的要求
今天，在分析和考慮功耗問題時(shí)大部分的設(shè)計(jì)都集中在物理設(shè)計(jì)過程的后期階段，這對由設(shè)計(jì)前期階段產(chǎn)生的問題無法解決。
低功耗要求使用任何可能的數(shù)據(jù)對與功耗相關(guān)的因素進(jìn)行完整的前期分析，并進(jìn)一步提煉精確數(shù)據(jù)直至功能實(shí)現(xiàn)為止，這樣潛在的問題就可以得到識別并在前期得到解決。
在低功耗的設(shè)計(jì)實(shí)現(xiàn)中，在不同的階段要求對時(shí)間和電源的選擇進(jìn)行折中。因此為了保證精確有效地完成設(shè)計(jì)方案，在整個(gè)RTL-GDSII流程中采用低功耗優(yōu)化技術(shù)變得非常必要。
當(dāng)前很多第三方提供的功耗分析工具還沒有完全集成到主設(shè)計(jì)環(huán)境中，需要使用多個(gè)數(shù)據(jù)庫或者把不同的數(shù)據(jù)庫模型組合成一個(gè)數(shù)據(jù)庫?；谶@些工具的設(shè)計(jì)環(huán)境需要對內(nèi)部和外部之間的數(shù)據(jù)和文件進(jìn)行編譯和傳輸，這使數(shù)據(jù)管理變得笨重耗時(shí)。特別是在布局完后對錯(cuò)誤的修改變得非常昂貴。而且當(dāng)設(shè)計(jì)工具缺乏自動(dòng)分析能力而需要手動(dòng)修改時(shí)，如果手動(dòng)修改后的分析過程需要再進(jìn)一步運(yùn)行而不是協(xié)同運(yùn)行，手動(dòng)修改的結(jié)果可能不會(huì)正常工作或者引入新的問題。
獲得不同設(shè)計(jì)工具之間的相互影響關(guān)系是比較困難的，在設(shè)計(jì)過程中可能會(huì)發(fā)現(xiàn)一些問題，而有的問題不可能發(fā)現(xiàn)。目前的設(shè)計(jì)環(huán)境尤其是納米技術(shù)中，可能最關(guān)注的問題是電源、時(shí)序以及信號集成之間的相互影響，而在傳統(tǒng)的設(shè)計(jì)工具中是不可能同時(shí)考慮它們之間的影響及其關(guān)系的。
功耗分析工具集成度的缺乏使得用分析結(jié)果來定位和隔離時(shí)序、信號問題時(shí)，會(huì)引入新的問題，導(dǎo)致時(shí)間花費(fèi)的增加。
基本說來，使用基于點(diǎn)的功耗分析工具得到非收斂的解，會(huì)延遲設(shè)計(jì)的面市時(shí)間。一個(gè)完整意義的低功耗設(shè)計(jì)環(huán)境應(yīng)該是一個(gè)綜合集成環(huán)境，包含合成、布局、布線、時(shí)鐘樹、抽取、時(shí)序選擇以及信號的集成分析。并且為了避免分析數(shù)據(jù)的不一致性，要求環(huán)境中的所有工具都工作于相同的模型數(shù)據(jù)下。
解決和DSM以及UDSM器件相關(guān)問題需要在整個(gè)RTL到GDSII中進(jìn)行功耗分析設(shè)計(jì)。在今日高度競爭的市場環(huán)境下，采用相對保守的分析設(shè)計(jì)是不可行的，而解決這個(gè)問題的關(guān)鍵就是采用全流程的功耗分析設(shè)計(jì)。這種設(shè)計(jì)系統(tǒng)能夠?qū)υO(shè)計(jì)過程中相同模型數(shù)據(jù)進(jìn)行反復(fù)的分析和設(shè)計(jì)，從而對所需要進(jìn)行的修改進(jìn)行測試和驗(yàn)證?！?/P>

作者簡介：
Sameer Patel是Magma自動(dòng)化設(shè)計(jì)產(chǎn)品市場部經(jīng)理，獲得UC Berkeley MBA學(xué)位以及在Virginia Tech大學(xué)MS電氣工程學(xué)位。