嵌入式存儲器面面觀

  
   模擬電路、接口邏輯甚至射頻電路集成到一個大規(guī)模的芯片上，形成所謂的SoC（片上系統(tǒng)）。作為SoC重要組成部分的嵌入式存儲器，在SoC中所占的比重（面積）將逐漸增大。到2010 年，約90%的硅片面積都將被具有不同功能的存儲器所占據(jù)。  
      另一方面，微處理器的速度以每年60%遞增，但主存的速度每年僅增長10%左右。二者之間的性能差異越來越大。計算機設(shè)計者們面臨了“存儲器障礙（Memory Wall）”問題，存儲器帶寬成為限制系統(tǒng)性能最嚴(yán)重的瓶頸之一。這一瓶頸也迫使人們將越來越大的存儲器與處理器集成在一起，利用片上總線的帶寬優(yōu)勢，以更高的速度向處理器提供數(shù)據(jù)。 

      其實嵌入式存儲器早已不是新鮮事物，實際上，通用微處理器中的寄存器、一級Cache、二級Cache都是“嵌入”在芯片中的高速存儲器。大容量的 Cache對于提升CPU性能的作用非常明顯。Intel先進(jìn)的Itanium 2處理器已經(jīng)集成了3MB的三級Cache。嵌入式存儲器的優(yōu)勢已經(jīng)開始被IC設(shè)計者們所青睞。 

      嵌入式存儲的優(yōu)勢 

      更高的帶寬 

      將存儲器集成在片上之后，我們可以在片內(nèi)設(shè)計非常寬的總線，不再采用I/O引腳和帶寬受限的片外總線。并且由于避免了驅(qū)動大的I/O電容，片內(nèi)的頻率將大大提高。這樣，嵌入式存儲器就能夠為其他片上邏輯提供更高的數(shù)據(jù)帶寬。例如，如果設(shè)計256位的嵌入式DRAM總線，使其工作在500MHz頻率下，那么其峰值帶寬就可以達(dá)到128Gb/s，這是目前最先進(jìn)的DDR存儲器都望塵莫及的。 

      更低的系統(tǒng)功耗 

      片外互連需要很大的I/O驅(qū)動，以克服封裝和PCB布線的電容與阻抗，從而限制了片外存儲系統(tǒng)的工作速度。另外，驅(qū)動大型的I/O緩沖所產(chǎn)生的巨大功耗，對于采用電池供電的便攜式應(yīng)用是非常不利的。而嵌入式存儲器避免了大的I/O驅(qū)動，同時可以采用降頻、降壓、待機等靈活的低功耗設(shè)計方法，有效降低系統(tǒng)功耗。例如，采用嵌入式DRAM的單片圖形控制器的平均功耗在500～750mW，相比多芯片方案的2.5W降低了75%的功耗。 

      更優(yōu)化的粒度和存儲結(jié)構(gòu) 

      通過專門的定制設(shè)計和結(jié)構(gòu)優(yōu)化，嵌入式存儲器可以很好的解決存儲粒度的問題。例如，圖像幀緩沖器的大小取決于所需的分辨率、色彩深度、3D渲染能力等因素。而單顆存儲器的密度往往跨越較大，用戶能夠購買的容量一般都大大超過了實際需要的容量，造成了不必要的成本浪費和功耗。片上存儲器的密度是可以靈活定制的，設(shè)計者可以根據(jù)用戶的需要設(shè)置存儲陣列的形狀、朝向和位置，或者采用多個子陣列，從而實現(xiàn)與其余邏輯更簡化、高速的互連，優(yōu)化了整個系統(tǒng)的結(jié)構(gòu)。 

      更高的可靠性和更緊湊的系統(tǒng)結(jié)構(gòu) 

      通過將多個芯片集成在一起，減少了元件個數(shù)，節(jié)省了PCB面積，我們能夠采用更小、更緊湊的系統(tǒng)實現(xiàn)給定的功能。這對于移動計算、通信產(chǎn)品、智能卡、汽車電子等嵌入式應(yīng)用來說都是非常必要的。另外，將存儲器和邏輯集成在一塊芯片上降低了多片分別封裝的成本，提高了系統(tǒng)的可靠性和電磁兼容性。 

      更好的工藝縮放特性 

      隨著工藝的進(jìn)步和電路設(shè)計水平的提高，人們逐步實現(xiàn)了嵌入式存儲器與常規(guī)CMOS邏輯工藝的兼容，從而使嵌入式存儲器也能夠按比例縮減單元尺寸，提供更快的訪問速度和更高的存儲密度。NEC就克服了低溫電容的難題，推出了的180nm工藝下MIS結(jié)構(gòu)的嵌入式DRAM和150nm工藝下MIM結(jié)構(gòu)的全金屬嵌入式DRAM，并實現(xiàn)了與CMOS邏輯工藝的兼容，如圖2所示。 

圖2 NEC的MIM結(jié)構(gòu)的嵌入式DRAM剖面 

      嵌入式存儲面臨的挑戰(zhàn) 

      工藝 

      邏輯工藝和存儲器工藝從本質(zhì)上來說是不同的，某些地方甚至是矛盾的。首先，二者的互連需求不同。存儲器非常規(guī)整，常成塊出現(xiàn)，所需的互連比較少。而邏輯模塊常常散列在芯片各個地方，對互連的要求很高。其次，二者的金屬工藝層次不同。邏輯工藝共4～6層，其中只有1～2層多晶，其余為金屬層。而存儲器工藝常常需要4層以上的多晶。每增加一層金屬或者多晶都會增大成本、復(fù)雜性和制造時間。 

      邏輯設(shè)計中要使用較寬的金屬線中心距，以減小阻抗和布線延遲，而DRAM設(shè)計中為了保證緊湊的陣列結(jié)構(gòu)，常使用較窄較慢的金屬線。標(biāo)準(zhǔn)邏輯的工藝常采用較薄的柵氧層，以降低開啟電壓，減少開關(guān)時間，實現(xiàn)高速操作。而存儲器工藝常使用較厚的柵氧層，以減少漏電流，減少刷新操作（DRAM必須的），從而降低功耗，同時還能夠改善數(shù)據(jù)保持特性，增強cell對編程高電壓、電場的抵御能力。另外，F(xiàn)lash等存儲器需要高電壓編程，相應(yīng)需要大量的隔離電路，從而增大了制造復(fù)雜性和芯片設(shè)計難度。{{分頁}}  

      隨著邏輯工藝尺寸的不斷縮減，需要制作電容的嵌入式DRAM、FeRAM、MRAM等存儲器面臨難以同步縮小的難題，因為縮小的電容無法存儲足夠的電荷，可靠性大大降低。 

      因此，限制嵌入式存儲器發(fā)展的最大障礙就是與CMOS邏輯工藝的兼容問題，雖然有所突破，但是距離成熟的普及應(yīng)用還有很長的路要走。 

      成品率 

      嵌入式存儲器面臨的成品率問題來源于兩個方面：首先，嵌入式存儲器的設(shè)計規(guī)則比常規(guī)CMOS邏輯規(guī)則更加大膽，容易帶來制造缺陷和可靠性問題。另外，正如圖1所示，存儲器在SoC中所占的比重越來越高，因此SoC的總成品率在很大程度上取決于存儲器的成品率。 

      通過設(shè)置冗余存儲單元的方式可以提高成品率，但是如何檢測和定位存儲器中的缺陷，如何分配冗余單元，都需要涉及缺陷分布的工藝制造知識，需要相應(yīng)工藝下存儲器設(shè)計的經(jīng)驗和歷史統(tǒng)計信息，才能決定合適的冗余單元類型和數(shù)量。過多的冗余單元意味著不必要的芯片面積和制造成本。 

      另外，在設(shè)計存儲器IP模塊（宏單元）的時候，就對其進(jìn)行工藝驗證和成品率優(yōu)化，從而在集成到SoC中之前完成優(yōu)化工作，可以縮短SoC的迭代周期和量產(chǎn)時間。 

      測試與修復(fù) 

      為了提高成品率，減小測試開銷，新一代的嵌入式存儲器通常擁有內(nèi)建的掃描鎖存器和掃描路徑，以及BIST（Built-In-Self-Test，內(nèi)建自測）邏輯和BISR（Built-In-Self-Repair）電路。這些診斷電路能夠確定缺陷存儲單元的位置，并采用地址映射邏輯自動映射到冗余的地址空間。BISR方法增加了地址的建立時間，而且必須與其他CMOS邏輯有機結(jié)合，才能形成高效的測試引擎，否則反而會成為高速邏輯的負(fù)擔(dān)。 

      嵌入式易失性存儲器 

      eSRAM 

      嵌入式SRAM（eSRAM）是最早、最成熟的嵌入式存儲器，廣泛應(yīng)用在通用CPU的片內(nèi)高速緩存、網(wǎng)絡(luò)處理器中的幀緩沖器等領(lǐng)域。嵌入式SRAM 基于標(biāo)準(zhǔn)的CMOS邏輯工藝，在制作時不需要增加額外的工藝步驟。傳統(tǒng)的eSRAM都是六管結(jié)構(gòu)，單元尺寸較大，難以實現(xiàn)大規(guī)模的集成。因此，人們相繼研制出了單管（1T）和四管（4T）eSRAM結(jié)構(gòu)。 

      Mosys公司提出的1T SRAM單元包括一個電容和一個訪問管，與平面DRAM單元非常相似，只是用一個MOS結(jié)構(gòu)代替了DRAM的電容。這種單元的面積只有傳統(tǒng)SRAM單元的 1/3到1/4，并且容易按比例縮小。但是這種MOS電容能夠存儲的電荷比較少，需要專門的線性偏置電路來進(jìn)行補償，軟誤差率（SER）也較高。 

      無負(fù)載四管CMOS SRAM單元的尺寸只有傳統(tǒng)六管單元的56%，能夠提高存儲容量和工作速度。但是這種存儲單元要求能夠產(chǎn)生精確的時序信號，保證在不同的溫度條件下靜態(tài)數(shù)據(jù)的保持特性，并且要克服單元電流小、位線耦合電容大等不利影響。圖3給出了4T SRAM的結(jié)構(gòu)。 

圖3 4T無負(fù)載SRAM單元 

      隨著微電子工藝的發(fā)展，eSRAM面臨的最大問題就是漏電流的問題。eSRAM的漏流包括亞閾漏流、GIDL（Gate Induced Drain Leakage和柵極隧穿電流。在90nm工藝下，亞閾漏流和GIDL就開始明顯增大，在65nm工藝下，柵極的隧穿漏流也將變大。為了減少漏流，一種辦法就是在SRAM單元中使用相對較高的閾值電壓Vth。另外為了保持性能，在SRAM單元中使用較高的電源電壓Ｖdd，這樣也有利于SRAM單元保持較高的靜態(tài)噪聲容限（static noise margin，SNM)。但是高Vdd使芯片設(shè)計更加復(fù)雜，還要解決eSRAM和邏輯之間電源線的隔離與布線問題。還有一些電路設(shè)計技術(shù)研究如何在待機模式下抬高閾值電壓Vth，在工作模式下降低Vth。 

      eDRAM 

      某些SoC應(yīng)用需要高密度和高帶寬的嵌入式存儲器。嵌入式DRAM（eDRAM）的特性恰好能夠滿足這一要求。eDRAM的宏單元面積僅僅是eSRAM宏單元面積的1/3到1/4，相比之下，更容易實現(xiàn)大規(guī)模的集成。 

      eDRAM中的敏感放大器可以作為臨時數(shù)據(jù)鎖存器，存儲器宏單元和周圍邏輯電路之間可以設(shè)置非常寬的數(shù)據(jù)總線，從而實現(xiàn)極高的存儲帶寬。eDRAM的并行大塊數(shù)據(jù)傳輸能力非常適合數(shù)據(jù)流為主的應(yīng)用，例如圖形或網(wǎng)絡(luò)芯片。 

      eDRAM工藝的核心是用于存儲電荷的電容的結(jié)構(gòu)。目前兩種主要的電容結(jié)構(gòu)是層疊式（stacked）電容和溝槽式（trench）電容。兩種結(jié)構(gòu)的電容各有千秋： 

      溝槽電容在襯底中制作電容，在給定的面積上能夠?qū)崿F(xiàn)更密集的電容，單元尺寸較小，所需的多晶硅層數(shù)少，不需要復(fù)雜的多晶平整工藝，也不會由于淀積多晶而影響已有的晶體管結(jié)構(gòu)；但是溝槽電容需要高精度，對于0.18μm以后的工藝，制造非常困難；層疊電容由多層多晶構(gòu)成電容，存儲電荷量較大，但是其所需掩模層數(shù)較多，需要復(fù)雜的平整工藝。 

      IBM、西門子和東芝是溝槽式DRAM電容的擁護(hù)者；三菱和三星則是層疊式DRAM電容的擁護(hù)者。IBM在0.11μm工藝下為ASIC芯片CU-11開發(fā)的第三代嵌入式DRAM核，密度為SRAM的4倍，采用GND預(yù)充技術(shù)。 

      NEC 采用MIM（金屬-絕緣層-金屬）結(jié)構(gòu)的電容制作eDRAM的存儲單元。這種結(jié)構(gòu)的電容與傳統(tǒng)PIP（多晶-絕緣層-多晶）結(jié)構(gòu)的電容相比具有更低工藝溫度，從而有效減少了制造過程中影響晶體管性能的熱處理過程，實現(xiàn)了與標(biāo)準(zhǔn)CMOS工藝的完全兼容。在130nm工藝下，NEC推出的eDRAM能夠在 1.2V電壓下達(dá)到314MHz的隨機訪問頻率。在90nm工藝下，NEC采用二氧化鋯（ZrO2）作為電介質(zhì)材料，大大提高了介電常數(shù)，降低了漏電流和工藝溫度。 

      嵌入式非易失性存儲器 

      很多應(yīng)用都需要在掉電后仍然能夠保持?jǐn)?shù)據(jù)的存儲器，例如智能卡。非易失性存儲器保持?jǐn)?shù)據(jù)的特性是eSRAM和eDRAM所無法比擬的。 

      eFlash 

      嵌入式系統(tǒng)設(shè)計師們都喜歡使用基于Flash的處理器。因為在產(chǎn)品開發(fā)和生產(chǎn)的早期階段，片上Flash的靈活性大大提高了軟件開發(fā)的速度，并且允許在最后一分鐘修改軟件。在整個產(chǎn)品周期中，嵌入式Flash對于系統(tǒng)維護(hù)、軟件在線更新都是非常方便的，設(shè)計師不需要更換新的器件。嵌入式Flash和微控制器組合在一起，廣泛應(yīng)用于手機、筆記本電腦、掌上電腦、數(shù)碼相機等領(lǐng)域?？梢哉f，幾乎在每個人的生活中都能夠找到嵌入式Flash的影子。 

      TSMC于2005年推出了0.18μm的eFlash工藝，該工藝不需要增加額外的掩模，適合小存儲密度的芯片識別領(lǐng)域、中等密度MCU的應(yīng)用。  {{分頁}}

      Motorola公司的16位微控制器68HC12內(nèi)嵌了4KB的Flash存儲器。Hitachi公司研制的32位RISC微控制器SH7047F和TI公司的32位微控制器TMS470都集成了高達(dá)256KB的Flash。 

      目前，一種新型的嵌入式Flash存儲器結(jié)構(gòu)稱為Micro-flash，它能夠與標(biāo)準(zhǔn)CMOS工藝兼容，通常用于SoC等方面的應(yīng)用。Micro -flash工藝使用了不揮發(fā)只讀存儲器（NROM）技術(shù)，存儲單元是一個n溝道MOS管，它的絕緣層采用了兩層二氧化硅夾一層捕獲材料的三明治結(jié)構(gòu)，稱為ONO（氧化物-氮化物-氧化物）結(jié)構(gòu)。Micro-flash單元相比傳統(tǒng)的Flash單元面積小4～6倍。經(jīng)過高溫存儲壽命（HTSL）測試， Micro-flash器件顯示了與浮柵器件相當(dāng)?shù)臄?shù)據(jù)保持特性，擦寫周期測試則顯示它具有105次以上的循環(huán)擦寫能力。 

      FeRAM 

      鐵電存儲器（FeRAM）是一種采用鐵電效應(yīng)作為電荷存儲機制的、基于RAM的器件。鐵電效應(yīng)是材料在沒有外加電場的情況下存儲電極化狀態(tài)的能力。 FeRAM的存儲單元是通過在兩個電極板之間積淀一層鐵電晶體薄膜以形成一個電容而制作的。這個電容與DRAM的電容非常相似，但是與DRAM將數(shù)據(jù)用電荷的形式存儲在電容中不同，F(xiàn)eRAM將數(shù)據(jù)存儲在一個晶體結(jié)構(gòu)中。鐵電材料的晶體結(jié)構(gòu)中保持著兩個穩(wěn)定的、由內(nèi)部偶極子的排列產(chǎn)生的極化狀態(tài)，分別表示 “1”和“0”。 

      已實現(xiàn)的商用分立型FeRAM產(chǎn)品容量為512Kb，單元大小為6μm2。東芝最近開發(fā)的FeRAM技術(shù)實現(xiàn)了0.6μm2的存儲單元尺寸，結(jié)合 “鏈?zhǔn)紽eRAM” 結(jié)構(gòu)，能夠?qū)崿F(xiàn)大容量高密度的非易失性存儲器宏單元。新型的“單掩模蝕刻”工藝技術(shù)使連續(xù)刻蝕工藝成為可能，從而大大減小了存儲單元面積，生產(chǎn)出32Mb 的樣片。圖4給出了“鏈?zhǔn)紽eRAM”的電路結(jié)構(gòu)和截面圖。 

圖4 鏈?zhǔn)紽eRAM兩個單元的電路圖 

      FeRAM制造工藝可以與標(biāo)準(zhǔn)的CMOS工藝直接兼容。在完成標(biāo)準(zhǔn)CMOS底層工藝后，就制造鐵電電容，然后進(jìn)行互連和鈍化工藝。但是，F(xiàn)eRAM 工藝確實需要一些在常規(guī)半導(dǎo)體工藝中不采用的材料，如作為電容電極的Pt和鐵電材料本身。此外，F(xiàn)eRAM的耐久性有限，因為鐵電效應(yīng)需要一個原子的移動。FeRAM的讀出是破壞性的，讀出耐久性受到寫耐久性的限制。 

      MRAM 

      磁阻存儲器（MRAM）的出現(xiàn)為嵌入式存儲器指出了一條統(tǒng)一大道，因為這種存儲器集SRAM的高速度、DRAM的高密度、Flash的非易失性、擦寫耐久性為一體，同時能夠工作在極低的電壓下，具有很小的功耗，是一種“全功能”的固態(tài)存儲器，應(yīng)用前景十分誘人。 

      MRAM是利用材料的磁阻隨磁場的作用而改變的原理制成的。它的磁存儲單元由三層結(jié)構(gòu)的磁薄膜構(gòu)成，薄膜之間用絕緣層分開，避免交叉耦合。MRAM 存儲的數(shù)據(jù)是由上下兩層薄膜的磁化方向決定的，由電阻測量實現(xiàn)數(shù)據(jù)讀出。如果磁化方向是平行的，就會導(dǎo)致較低的電阻，存儲數(shù)據(jù)“0”；如果磁化方向相反，就會導(dǎo)致較高的電阻，存儲數(shù)據(jù)“1”。寫入時，利用寫入電流產(chǎn)生的磁場改變磁薄膜的磁化方向。MRAM在寫入時需要較大的寫電流，這一點對減小單元大小、隔離外圍電路和降低低功耗都產(chǎn)生了不利影響。 

      MRAM在制作時只需要增加3～4層掩模板，就可以把嵌入式MRAM做到CMOS邏輯中去。相比之下，eFlash和eDRAM都需要增加更多的額外工藝步驟。 

      MRAM技術(shù)得到了人們廣泛的關(guān)注和支持。美國國防部高級研究項目機構(gòu)（DARPA）早在1994年就投資研究MRAM。飛思卡爾、飛利浦和英飛凌公司都開展了MRAM的研究。目前，飛思卡爾已經(jīng)推出了4Mb的MRAM樣片。這種樣片采用0.18μm工藝制造，訪問時間為25ns或者35ns。東芝和瑞薩半導(dǎo)體自從2002年以來一直在合作開發(fā)MRAM技術(shù)，他們計劃在今年年底推出256Mb的MRAM樣片。2006年，消費者將在市場上看到第一批 MRAM器件。如果一切順利，在2007年，MRAM將實現(xiàn)更高的密度，將在蜂窩電話等應(yīng)用領(lǐng)域與Flash展開激烈競爭。 

      PCRAM 

      相變非易失性存儲器（PCRAM）技術(shù)利用某些薄膜合金的結(jié)構(gòu)相變存儲信息。這些合金具有兩種穩(wěn)定的狀態(tài)：（a）多晶狀態(tài)，具有高反射和低電阻的性質(zhì)；（b）無定形狀態(tài)，是無光澤和高電阻的。采用能夠轉(zhuǎn)換兩個狀態(tài)的電脈沖就可以控制兩個狀態(tài)快速地翻轉(zhuǎn)和變相。常用的相變合金是VI族（硫族）化合物材料，例如鍺、銻和碲。 

      PCRAM成功的關(guān)鍵在于合金薄膜的品質(zhì)。PCRAM的擦寫耐久時間小于1012次，這會限制其應(yīng)用，但是新的材料或工藝會解決這一問題。 

      Ovonyx公司與Intel公司和BAE Systems公司合作，積極研發(fā)PCRAM技術(shù)，已經(jīng)研發(fā)出了256Kb的存儲單元陣列樣片，并計劃進(jìn)一步推出256Mb和更高密度的芯片。 

      嵌入式存儲的未來 

      嵌入式存儲器具有先進(jìn)的存儲概念和大容量集成的優(yōu)勢，是SoC的重要組成部分，具有重要的創(chuàng)新性和實用性。嵌入式存儲器能否取得最終的成功，取決于多方面的因素： 

      能否與標(biāo)準(zhǔn)CMOS工藝兼容，在不增加復(fù)雜的工藝步驟的基礎(chǔ)上，實現(xiàn)大容量的片上集成，從而提高其性價比；能否隨著工藝的發(fā)展按比例縮小，解決超深亞微米工藝的延續(xù)性和擴展性問題，這是所有采用電容結(jié)構(gòu)存儲信息的存儲器共同面臨的挑戰(zhàn)；能否滿足片上其他高速邏輯的帶寬需要，構(gòu)成帶寬均衡、穩(wěn)定簡潔的集成系統(tǒng)；準(zhǔn)確的市場定位，保持量產(chǎn)。 

      為此，系統(tǒng)結(jié)構(gòu)師、電路設(shè)計師和制造工藝師必須共同努力，密切跟蹤市場的需要，從新的電路結(jié)構(gòu)、新工藝、新材料三個方面共同解決工藝縮小后面臨的諸多挑戰(zhàn)，不斷推出技術(shù)先進(jìn)、功能強大的基于嵌入式存儲器的系統(tǒng)。 

      此外，還有一些新型的存儲器，例如質(zhì)子非易失性存儲器、基于晶閘管的SRAM單元、納米存儲器、固態(tài)全息存儲器等，如果這些存儲器突破了工藝集成的障礙，也將會成為嵌入式存儲器市場的有力競爭者。 

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