擴(kuò)頻通信系統(tǒng)的FPGA實(shí)現(xiàn)

　　擴(kuò)頻通信自上世紀(jì)50年代中期被美國(guó)軍方開(kāi)始研究以來(lái)，一直為軍事通信所獨(dú)占，廣泛應(yīng)用于軍事通信、電子對(duì)抗以及導(dǎo)航、測(cè)量等各個(gè)領(lǐng)域。進(jìn)入上世紀(jì)90年代以后，擴(kuò)頻通信又開(kāi)始向各種民用通信領(lǐng)域發(fā)展，典型的如CDMA和GPS等。應(yīng)用最廣的是直接序列擴(kuò)頻方式(DSSS)。它是將待傳送的信息數(shù)據(jù)被偽隨機(jī)碼調(diào)制，實(shí)現(xiàn)頻譜擴(kuò)展后再傳輸，接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理，恢復(fù)原始信息數(shù)據(jù)。

　　本文采用VHDL語(yǔ)言、Altera公司的集成開(kāi)發(fā)環(huán)境QuartusII 6.0和Cyclone系列芯片EPlC3T144C8以及Prote199se完成對(duì)直接序列擴(kuò)頻發(fā)射系統(tǒng)和接收系統(tǒng)的軟件仿真和硬件電路設(shè)計(jì)。

擴(kuò)頻通信系統(tǒng)發(fā)送端設(shè)計(jì)

　　擴(kuò)頻通信可以顯著提高通信系統(tǒng)抗下擾的能力，特別是頻率選擇性衰落和多徑干擾。為此在發(fā)端輸入的信息先經(jīng)信息調(diào)制形成數(shù)字信號(hào)，然后由擴(kuò)頻碼發(fā)生器產(chǎn)生的擴(kuò)頻碼序列去調(diào)制數(shù)字信號(hào)以展寬信號(hào)的頻譜。展寬后的信號(hào)再調(diào)制到射頻發(fā)送出去。

　　一般的擴(kuò)頻通信系統(tǒng)都要進(jìn)行三次調(diào)制：一次調(diào)制為信息調(diào)制，二次調(diào)制為擴(kuò)頻調(diào)制，三次調(diào)制為射頻調(diào)制，如圖1所示。

　
 
擴(kuò)頻碼序列
　　在擴(kuò)展頻譜通信中需要用高碼率的窄脈沖序列，現(xiàn)在實(shí)際當(dāng)中用得最多的是偽隨機(jī)碼或稱PN碼。

　　這類碼序列最重要的特性是具有近似于隨機(jī)信號(hào)的性能。因?yàn)樵肼暰哂型耆碾S機(jī)性，也可以說(shuō)具有近似于噪聲的特性。但是，真正的隨機(jī)信號(hào)和噪聲是不能重復(fù)再現(xiàn)和產(chǎn)生的。我們只能產(chǎn)生一種類周期性的脈沖信號(hào)來(lái)近似隨機(jī)噪聲特性。二元M序列是一種偽隨機(jī)序列。

　　構(gòu)造一個(gè)產(chǎn)生M序列的線性移位寄存器，首先要確定本原多項(xiàng)式，本電路設(shè)計(jì)中，我們構(gòu)造的M序列：n=4，周期p=15，PN碼為：111101011001000．如圖2所示。

　
 
　　D1、D2、D3、D4為四級(jí)移位寄存器，求和符號(hào)為模二加法器。移位寄存器的作用為在時(shí)鐘脈沖驅(qū)動(dòng)下，能將所暫存的"1" 和"0"逐級(jí)向右移。模二加法器的作用為異或運(yùn)算。在時(shí)鐘脈沖的驅(qū)動(dòng)下，四級(jí)移位寄仔器的暫存數(shù)據(jù)按順序改變，輸出序列在時(shí)鐘脈沖作用下做周期性的重復(fù)。

　　我們通過(guò)Altera公司的集成開(kāi)發(fā)環(huán)境QuartusII 6.0對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，如圖3所示。

　　Reset為復(fù)位信號(hào)，code為發(fā)送的信息，pn為產(chǎn)生的M序列。

擴(kuò)頻通信系統(tǒng)接收端設(shè)計(jì)

　　在接收端收到的寬帶射信號(hào)，變頻到中頻，然后由本地產(chǎn)生的與發(fā)送端相同的擴(kuò)頻碼序列去相關(guān)解擴(kuò)。再經(jīng)信息解調(diào)、恢復(fù)成原始信息輸出。接收框圖如圖4所示。

　　同步系統(tǒng)是擴(kuò)頻通信接收端的關(guān)鍵技術(shù)。它的作用就是要實(shí)現(xiàn)本地產(chǎn)生的PN碼與接收到的信號(hào)中的PN碼同步，即頻率上相同，相位上一致。同步過(guò)程一般說(shuō)來(lái)包含兩個(gè)階段。

(1) 接收機(jī)在一開(kāi)始并不知道對(duì)方足否發(fā)送了信號(hào)，因此，需要有一個(gè)搜捕階段，即在一定的頻率和時(shí)間范圍內(nèi)搜索和捕獲用信號(hào)，即所謂的粗同步。

(2) 完成搜捕過(guò)程后，則進(jìn)入跟蹤過(guò)程，即繼續(xù)保持同步，如果收發(fā)兩端的頻率和相位發(fā)偏移，同步系統(tǒng)能加以調(diào)整，使收發(fā)信號(hào)仍然保持同步，即所謂的細(xì)同步。

　　在接收端設(shè)計(jì)中分析了傳統(tǒng)的滑動(dòng)相關(guān)法滑動(dòng)速度慢搜獲時(shí)間長(zhǎng)的缺點(diǎn)，提出了捕獲速度快且具有碼序列識(shí)別功能的匹配濾波搜捕法。

匹配濾波搜捕法

　　直接序列擴(kuò)頻解擴(kuò)系統(tǒng)中，數(shù)字匹配濾波器的捕獲思路是以接收端擴(kuò)頻碼序列作為數(shù)字FIR濾波器的抽頭系數(shù)，對(duì)接收到的信號(hào)進(jìn)行相關(guān)濾波。原理如圖5所示。

　
 
　　濾波輸出結(jié)果進(jìn)入門(mén)限判決器進(jìn)行門(mén)限判決，如果超過(guò)了設(shè)定門(mén)限，就表明此刻本地序列碼的相位與接收擴(kuò)頻序列碼的相位達(dá)到同步。如果未超過(guò)設(shè)定門(mén)限，則表明此刻本地序列碼的相位與接收到的擴(kuò)頻序列碼的相位不同步，需要再次重復(fù)相關(guān)運(yùn)算，直到同步為止。
數(shù)字匹配濾波器由移位寄存器、乘法器和累加器三部分組成，這只是一個(gè)FIR濾波器的結(jié)構(gòu)形式，只不過(guò)偽碼寄存器中的系數(shù)為-1或+1，實(shí)際并不是真正意義上的乘法。偽碼寄存器中的數(shù)據(jù)可以由一個(gè)偽隨機(jī)序列發(fā)生器產(chǎn)生。

　　數(shù)字匹配濾波器的表達(dá)式為
 

　　其中，x(n)為輸入信號(hào)；h(-i)為濾波系數(shù)，由接收端擴(kuò)頻碼決定，取值-1或+1，M序列碼元為1，取值為+1，M序列碼元為0，取值為-1。匹配濾波器的長(zhǎng)度N等于擴(kuò)頻比，也就是對(duì)于每一信息符號(hào)的擴(kuò)頻碼元數(shù)，即Tb／Tc。當(dāng)輸入信號(hào)缸{x(n)}與本地?cái)U(kuò)頻碼{h(-i)}匹配時(shí)，此時(shí)輸出 z達(dá)到最大，將超出預(yù)先設(shè)定的門(mén)限，表示捕獲成功。具體電路由DSP Builder 工具實(shí)現(xiàn)如圖6所示。

 
　　再由DSP Builder工具自帶的Complier功能，將電路描述轉(zhuǎn)化成VHDL語(yǔ)言，供下載到FPGA中進(jìn)行調(diào)試。
我們通過(guò)Altera公司的集成開(kāi)發(fā)環(huán)境QuartusII 6.0對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。如圖7所示。

　
 
　　M_initial為輸入到反饋寄存器的初始狀態(tài)，r_en運(yùn)算允許位，r為捕獲標(biāo)志位。
數(shù)字跟蹤環(huán)路實(shí)現(xiàn)

　　當(dāng)擴(kuò)頻接收機(jī)與接收信號(hào)粗同步后，就必須使它這樣工作下去：應(yīng)保持鎖定，即使用本地碼準(zhǔn)確地跟蹤輸人信號(hào)的偽隨機(jī)碼相位和載波頻率，為解擴(kuò)提供必要的；對(duì)同步不斷檢測(cè)，一旦發(fā)現(xiàn)失鎖，應(yīng)返回捕獲狀態(tài)，重新同步。這就是跟蹤需要完成的任務(wù)。

　　一般在設(shè)計(jì)中采用早遲門(mén)跟蹤環(huán)路(DLL)。因?yàn)橥ǔU(kuò)頻系統(tǒng)工作在非常低的信噪比境，要完成載波解調(diào)是非常閑難的，而采用這種類環(huán)路不要求在跟蹤過(guò)程中產(chǎn)生相關(guān)載波。

　　早遲門(mén)跟蹤環(huán)路通常由超前一滯后相關(guān)器、碼鑒相器、碼環(huán)路濾波器和碼NCO等部分組成。具體工作過(guò)程如圖8所示。

　
 
結(jié)束語(yǔ)
　　該設(shè)計(jì)在Cyclone系列芯片EPlC3T144C8芯片上實(shí)現(xiàn)了直接序列擴(kuò)頻發(fā)射和接收系統(tǒng)的硬件調(diào)試。PN碼長(zhǎng)度127位，碼片速率1.5M／s，晶振頻率30M，經(jīng)倍頻系統(tǒng)工作在248M，擴(kuò)頻增益為35dB，系統(tǒng)通信速率1M／s。

　　FPGA實(shí)現(xiàn)擴(kuò)頻系統(tǒng)是一個(gè)完全的硬件構(gòu)架，比傳統(tǒng)的DSP實(shí)現(xiàn)方式，處理速度快1.5～2儲(chǔ)，硬件延時(shí)減少100ns，同時(shí)采用了流水線技術(shù)，提高了系統(tǒng)并行處理的能力。所有模塊都集成在一個(gè)芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。