利用FPGA實(shí)現(xiàn)UART的設(shè)計(jì)

　　隨著計(jì)算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來越廣泛，計(jì)算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線大為減少，但隨之帶來串／并轉(zhuǎn)換和位計(jì)數(shù)等問題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個(gè)字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡單但速度慢，而且大量占用CPU的時(shí)間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異步收發(fā)器)、USART(通用同步異步收發(fā)器)和ACIA(異步通信接口適配器)等。不論是哪一種芯片，它們的一種基本功能是實(shí)現(xiàn)串／并轉(zhuǎn)換。正是這些串行接口芯片彌補(bǔ)了串行通信較為復(fù)雜這一缺陷。本文應(yīng)用EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，基于FPGA(現(xiàn)場可編程門陣列)／CPLD(復(fù)雜可編程邏輯器件)設(shè)計(jì)與實(shí)現(xiàn)UART。

　　1 總體設(shè)計(jì)

　　整個(gè)設(shè)計(jì)包括兩部分：基于FPGA的UART的設(shè)計(jì)和基于VB6.0的上位機(jī)程序設(shè)計(jì)。UART的設(shè)計(jì)采用模塊化的設(shè)計(jì)思想，可分為3個(gè)模塊：FPGA數(shù)據(jù)

　　2 UART的結(jié)構(gòu)和幀格式

　　UART主要包括接收器和發(fā)送器。從異步接收輸入信號SIN接收到的異步信號通過接收器完成串行／并行的轉(zhuǎn)換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進(jìn)行并行／串行轉(zhuǎn)換，從SOUT發(fā)送出去。功能包括微處理器接口、TBR(發(fā)送緩沖器)、TSR(發(fā)送移位寄存器)、幀產(chǎn)生、并轉(zhuǎn)串、RBR(接收緩沖器)、RSR(接收移位寄存器)、幀產(chǎn)生、串轉(zhuǎn)并。UART的結(jié)構(gòu)如圖1所示。

　　UART的幀格式包括線路空閑狀態(tài)(idle，高電平)、起始位(start bit，低電平)、5位～8位數(shù)據(jù)位(da-ta bits)、校驗(yàn)位(parity bit，可選)和停止位(stop bit，位數(shù)可為1、1.5、2位)。這種格式是由起始位和停止位來實(shí)現(xiàn)字符的同步。UART內(nèi)部一般有配置寄存器，可以配置數(shù)據(jù)位數(shù)(5位～8位)、是否有校驗(yàn)位和校驗(yàn)的類型、停止位的位數(shù)(1，1.5，2位)等設(shè)置。

　　3 UART的設(shè)計(jì)與實(shí)現(xiàn)

　　UART是廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。UART允許在串行鏈路上進(jìn)行全雙工的通信。串行外設(shè)使用RS-232-C異步串行接口，一般采用專用集成電路即UART實(shí)現(xiàn)。如8250、8251、NS16450等芯片都是常見的UART器件，這類芯片已經(jīng)相當(dāng)復(fù)雜，有的含有許多輔助的模塊(如FIFO)，有時(shí)不需要使用完整的UART的功能和這些輔助功能，或者使用了FPGA／CPLD，那么就可以將所需要的UART功能集成到FPGA內(nèi)部。使用VHDL將UART的核心功能集成，從而使整個(gè)設(shè)計(jì)更加緊湊、穩(wěn)定且可靠。

　　下面分別設(shè)計(jì)UART的3個(gè)模塊(發(fā)送器、接收器和波特率產(chǎn)生器)，并給出其仿真結(jié)果。

　　3.1 發(fā)送器設(shè)計(jì)

　　UART串行發(fā)送器模塊框圖如圖2所示。DIN為8位數(shù)據(jù)，其余為1位。

　　從圖2的框圖可以看出，串行發(fā)送器中包含有一個(gè)8位THR(發(fā)送保持寄存器)和TSR(發(fā)送移位寄存)。復(fù)位時(shí)，引腳TRE為高電平。當(dāng)數(shù)據(jù)載入到TSR之后，引腳TRE變?yōu)榈碗娖?。發(fā)送完畢，TRE變?yōu)楦唠娖?。?dāng)偵測到輸入WRN變?yōu)榈碗娖綍r(shí)，自動(dòng)使能串行數(shù)據(jù)發(fā)送過程。首先傳送1位的起始位(邏輯電平0)，同時(shí)THR中的數(shù)據(jù)自動(dòng)地并行載入到TSR中。然后，定長的數(shù)據(jù)位從TSR中移出，接著是校驗(yàn)位。最后，產(chǎn)生停止位(邏輯電平1)，標(biāo)志著一幀的結(jié)束。串行數(shù)據(jù)幀將以內(nèi)部時(shí)鐘頻率的1／16傳送。如果THR中內(nèi)容不空，當(dāng)一個(gè)串行數(shù)據(jù)幀傳送結(jié)束后，緊接著發(fā)送下一個(gè)數(shù)據(jù)幀。這種自動(dòng)的流程使得數(shù)據(jù)幀以背靠背的方式發(fā)送，提高了數(shù)據(jù)傳輸?shù)膸?。?dāng)沒有數(shù)據(jù)發(fā)送時(shí)，SDO引腳保持高電平。

　　發(fā)送器每隔16個(gè)時(shí)鐘周期輸出1位，順序遵循1位起始位、8位數(shù)據(jù)位(假定數(shù)據(jù)位為8位)、1位校驗(yàn)位(可選)、1位停止位。引入發(fā)送字符長度和發(fā)送次序計(jì)數(shù)器no_bits_sent，實(shí)現(xiàn)的部分VHDL程序如下：

　　發(fā)送器功能仿真結(jié)果如圖3所示。并行輸入DIN十六進(jìn)制數(shù)56，WRN輸入由1變?yōu)?，肩動(dòng)發(fā)送程序，計(jì)數(shù)器開始計(jì)數(shù)，串行輸出SDO為0010101101，發(fā)送完畢，TRE變?yōu)楦唠娖?。起始?，8位數(shù)據(jù)位，1位停止位，證明了發(fā)送模塊的正確性。

3.2 接收器設(shè)計(jì)

　　如圖4所示。DOUT為8位數(shù)據(jù)，其余為1位。接收器包含一個(gè)8位RBR和RSR。RBR的狀態(tài)可以通過引腳DATA_READY米表示。當(dāng)RBR中的數(shù)據(jù)有效時(shí)，DATA_READY變?yōu)楦唠娖剑駽PU表明可以取同數(shù)據(jù)。

　　本設(shè)計(jì)只要求實(shí)現(xiàn)簡單的收發(fā)功能，故未設(shè)計(jì)檢錯(cuò)程序，程序在偵測到起始位后，計(jì)16個(gè)時(shí)鐘周期，便開始接收數(shù)據(jù)，移位輸入RSR，最后輸出數(shù)據(jù)DOUT。還要輸出一個(gè)數(shù)據(jù)接收標(biāo)志信號標(biāo)志數(shù)據(jù)接收完。實(shí)現(xiàn)的部分VHDL程序如下：

　　接受器功能仿真結(jié)果圖略。串行輸入RXD為0010101101，每一位占16個(gè)時(shí)鐘周期，一旦檢測到輸入RXD為0，計(jì)數(shù)器開始計(jì)數(shù)，開始接收數(shù)據(jù)，接收完畢，標(biāo)志位變?yōu)楦唠娖健７抡娼Y(jié)果證明了接收模塊的正確性。

　　3.3 波特率發(fā)生器的設(shè)計(jì)

　　UART的接收和發(fā)送是按照相同的波特率進(jìn)行收發(fā)的。波特率發(fā)生器產(chǎn)生的時(shí)鐘頻率不是波特率時(shí)鐘頻率，而是波特率時(shí)鐘頻率的16倍，目的是為在接收時(shí)進(jìn)行精確地采樣，以提出異步的串行數(shù)據(jù)。根據(jù)給定的晶振時(shí)鐘和要求的波特率算出波特率分頻數(shù)。實(shí)現(xiàn)的部分VHDL程序如下：

　　波特率功能仿真結(jié)果圖略。輸入頻率為20 MHz，波形周期為50 ns，20 MHz／