基于視頻解碼芯片與CPLD的實時圖像采集系統(tǒng)的設計

　　本文采用視頻解碼芯片與復雜可編程邏輯器件CPLD(Complex Programmable Logic Device)設計了一套實時圖像采集系統(tǒng),克服了以上缺點。其中視頻解碼芯片可以從視頻信號中自動獲取行、場同步信號,并完成A／D轉換,而具有在系統(tǒng)編程(ISP)功能的CPLD可以通過軟件實現(xiàn)邏輯重構,將邏輯控制、地址發(fā)生器等電路全部集成在一塊芯片中。系統(tǒng)具有體積小、成本低、可靠性高、升級容易、開發(fā)周期短等優(yōu)點。

　　1 視頻解碼芯片SAA7114H的性能特點[1]

　　SAA71

　　SAA7114H的主要任務就是捕捉和縮放視頻圖像,向顯示控制器提供標準的YUV數(shù)字視頻流輸出格式。sAA7114H的主要特點如下：

　　(1)對每路CVBS或Y／C輸入信號可以選用可編程的靜態(tài)增益或自動增益控制。

　　(2)含有兩個9位視頻A／D變換器,在擴展接口中可以接收數(shù)字CVBS信號或Y／C信號的輸入。

　　(3)數(shù)字鎖相環(huán)適用于各種標準和非標準視頻信號源的同步處理和時鐘的產生。

　　(4)水平和垂直同步信號的檢測。

　　(5)在片產生符合ITU601標準的行鎖定時鐘。

　　SAA7114H還提供一個I2C接口,用于和主控芯片相連接,從而可以對其內部的寄存器進行讀寫操作,控制SAA7114H的工作狀態(tài)。

　　經過SAA7114H解碼后的視頻信號,必須保持正確的時序對應關系,才能完整無誤地恢復原來的視頻圖像。SAA7114H輸出的時序包括行場同步信號、行場消隱信號、行頻場頻、場識別信號等。以PAL制信號為例,其行、場時序關系如圖1所示。

　　其中,HREF信號為行消隱信號,VGATE代表場消隱信號(可以通過對寄存器VSTO[8：0]和VSTA[8：0]的編程進行確定),HREF與V123信號結合能判斷當前為奇場或是偶場,FID為場識別信號。以上各信號都能通過SAA7114H的相關管腳進行輸出(如RTSO、RTSI、XRH和XRV管腳等)。

　　2 復雜可編程邏輯器件XC95216的性能特點[2]

　　XC95216是Xilinx公司的一種復雜可編程邏輯器件,具有豐富的可編程I／O引腳、在系統(tǒng)可編程、使用方便靈活的特點。不但可實現(xiàn)常規(guī)的邏輯器件功能,還可實現(xiàn)復雜的時序邏輯功能。其主要功能特點如下：多達166個用戶I／0引腳,所有引腳的腳對腳邏輯延遲為10ns,fCNI可達111MHz,216個宏單元,具有4800個可用門。

　　3 實時圖像采集系統(tǒng)組成及其工作原理

　　本文設計的實時圖像采集系統(tǒng)是一個基于DSP的活動目標跟蹤系統(tǒng)的圖像采集部分。DSP對圖像采集部分提供的數(shù)字圖像信號進行相關的計算處理,識別目標,然后控制相關設備,達到跟蹤目標的目的。系統(tǒng)要求實時性強、體積小。

　　設計中采用視頻解碼芯片SAA7114H將CCD攝像頭獲得的模擬視頻信號轉換為數(shù)字信號。在此實時圖像處理系統(tǒng)中,恒速的視頻解碼芯片SAA7114H與變速的DSP圖像處理之間需要加入緩沖電路。緩沖電路一般有3種結構：雙口RAM結構、FIF0結構、乒乓緩存結構。前兩種緩沖結構的存儲容量相對較小,不是特別適合高速圖像處理系統(tǒng)。乒乓緩存結構的特點決定了可以用相對較便宜的高速大容量SRAM、外圍邏輯器件構成比雙口RAM以及高速FIFO更適合視頻處理系統(tǒng)所需要的緩沖存儲器。采用CPLD控制兩塊SRAM以乒乓方式工作,實現(xiàn)數(shù)據流在系統(tǒng)中的高速傳輸。

    3.1 視頻采集的工作流程

　　視頻采集的硬件框圖如圖2所示。系統(tǒng)復位后,單片機(MCU)通過I2C總線對SAA7114H初始化。單片機采用Philips公司的P89C61X2BN,具有在系統(tǒng)編程功能,允許更改SAA7114H初始化程序,并可燒寫到單片機FLASH中,相當方便。初始化成功后,SAA7114H開始工作,將輸入的模擬視頻信號轉換成720