多核處理器的九大關(guān)鍵技術(shù)

　　與單核處理器相比，多核處理器在體系結(jié)構(gòu)、軟件、功耗和安全性設(shè)計(jì)等方面面臨著巨大的挑戰(zhàn)，但也蘊(yùn)含著巨大的潛能。
 
　　CMP和SMT一樣，致力于發(fā)掘計(jì)算的粗粒度并行性。CMP可以看做是隨著大規(guī)模集成電路技術(shù)的發(fā)展，在芯片容量足夠大時(shí)，就可以將大規(guī)模并行處理機(jī)結(jié)構(gòu)中的SMP（對(duì)稱(chēng)多處理機(jī)）或DSM（分布共享處理機(jī)）節(jié)點(diǎn)集成到同一芯片內(nèi)，各個(gè)處理器并行執(zhí)行不同的線(xiàn)程或進(jìn)程。在基于SMP結(jié)構(gòu)的單芯片多處理機(jī)中，處理器之間通過(guò)片外Cache或者是片外的共享存儲(chǔ)器來(lái)進(jìn)行通信。而基于DSM結(jié)構(gòu)的單芯片多處理器中，處理器間通過(guò)連接分布式存儲(chǔ)器的片內(nèi)高速交叉開(kāi)關(guān)網(wǎng)絡(luò)進(jìn)行通信。
 
　　由于SMP和DSM已經(jīng)是非常成熟的技術(shù)了，CMP結(jié)構(gòu)設(shè)計(jì)比較容易，只是后端設(shè)計(jì)和芯片制造工藝的要求較高而已。正因?yàn)檫@樣，CMP成為了最先被應(yīng)用于商用CPU的“未來(lái)”高性能處理器結(jié)構(gòu)。 
 
　　雖然多核能利用集成度提高帶來(lái)的諸多好處，讓芯片的性能成倍地增加，但很明顯的是原來(lái)系統(tǒng)級(jí)的一些問(wèn)題便引入到了處理器內(nèi)部。 
 
　　1 核結(jié)構(gòu)研究: 同構(gòu)還是異構(gòu) 
 
　　CMP的構(gòu)成分成同構(gòu)和異構(gòu)兩類(lèi)，同構(gòu)是指內(nèi)部核的結(jié)構(gòu)是相同的，而異構(gòu)是指內(nèi)部的核結(jié)構(gòu)是不同的。為此，面對(duì)不同的應(yīng)用研究核結(jié)構(gòu)的實(shí)現(xiàn)對(duì)未來(lái)微處理器的性能至關(guān)重要。核本身的結(jié)構(gòu)，關(guān)系到整個(gè)芯片的面積、功耗和性能。怎樣繼承和發(fā)展傳統(tǒng)處理器的成果，直接影響多核的性能和實(shí)現(xiàn)周期。同時(shí)，根據(jù)Amdahl定理，程序的加速比決定于串行部分的性能，所以，從理論上來(lái)看似乎異構(gòu)微處理器的結(jié)構(gòu)具有更好的性能。 
 
　　核所用的指令系統(tǒng)對(duì)系統(tǒng)的實(shí)現(xiàn)也是很重要的，采用多核之間采用相同的指令系統(tǒng)還是不同的指令系統(tǒng)，能否運(yùn)行操作系統(tǒng)等，也將是研究的內(nèi)容之一。 
 
　　2 程序執(zhí)行模型 
 
　　多核處理器設(shè)計(jì)的首要問(wèn)題是選擇程序執(zhí)行模型。程序執(zhí)行模型的適用性決定多核處理器能否以最低的代價(jià)提供最高的性能。程序執(zhí)行模型是編譯器設(shè)計(jì)人員與系統(tǒng)實(shí)現(xiàn)人員之間的接口。編譯器設(shè)計(jì)人員決定如何將一種高級(jí)語(yǔ)言程序按一種程序執(zhí)行模型轉(zhuǎn)換成一種目標(biāo)機(jī)器語(yǔ)言程序; 系統(tǒng)實(shí)現(xiàn)人員則決定該程序執(zhí)行模型在具體目標(biāo)機(jī)器上的有效實(shí)現(xiàn)。當(dāng)目標(biāo)機(jī)器是多核體系結(jié)構(gòu)時(shí)，產(chǎn)生的問(wèn)題是: 多核體系結(jié)構(gòu)如何支持重要的程序執(zhí)行模型？是否有其他的程序執(zhí)行模型更適于多核的體系結(jié)構(gòu)？這些程序執(zhí)行模型能多大程度上滿(mǎn)足應(yīng)用的需要并為用戶(hù)所接受？ 
 
　　3 Cache設(shè)計(jì): 多級(jí)Cache設(shè)計(jì)與一致性問(wèn)題 
 
　　處理器和主存間的速度差距對(duì)CMP來(lái)說(shuō)是個(gè)突出的矛盾，因此必須使用多級(jí)Cache來(lái)緩解。目前有共享一級(jí)Cache的CMP、共享二級(jí)Cache的CMP以及共享主存的CMP。通常，CMP采用共享二級(jí)Cache的CMP結(jié)構(gòu)，即每個(gè)處理器核心擁有私有的一級(jí)Cache，且所有處理器核心共享二級(jí)Cache。 
 
　　Cache自身的體系結(jié)構(gòu)設(shè)計(jì)也直接關(guān)系到系統(tǒng)整體性能。但是在CMP結(jié)構(gòu)中，共享Cache或獨(dú)有Cache孰優(yōu)孰劣、需不需要在一塊芯片上建立多級(jí)Cache，以及建立幾級(jí)Cache等等，由于對(duì)整個(gè)芯片的尺寸、功耗、布局、性能以及運(yùn)行效率等都有很大的影響，因而這些都是需要認(rèn)真研究和探討的問(wèn)題。 
 
　　另一方面，多級(jí)Cache又引發(fā)一致性問(wèn)題。采用何種Cache一致性模型和機(jī)制都將對(duì)CMP整體性能產(chǎn)生重要影響。在傳統(tǒng)多處理器系統(tǒng)結(jié)構(gòu)中廣泛采用的Cache一致性模型有: 順序一致性模型、弱一致性模型、釋放一致性模型等。與之相關(guān)的Cache一致性機(jī)制主要有總線(xiàn)的偵聽(tīng)協(xié)議和基于目錄的目錄協(xié)議。目前的CMP系統(tǒng)大多采用基于總線(xiàn)的偵聽(tīng)協(xié)議。 
 
　　4 核間通信技術(shù) 
 
　　CMP處理器的各CPU核心執(zhí)行的程序之間有時(shí)需要進(jìn)行數(shù)據(jù)共享與同步，因此其硬件結(jié)構(gòu)必須支持核間通信。高效的通信機(jī)制是CMP處理器高性能的重要保障，目前比較主流的片上高效通信機(jī)制有兩種，一種是基于總線(xiàn)共享的Cache結(jié)構(gòu)，一種是基于片上的互連結(jié)構(gòu)。 
 
　　總線(xiàn)共享Cache結(jié)構(gòu)是指每個(gè)CPU內(nèi)核擁有共享的二級(jí)或三級(jí)Cache，用于保存比較常用的數(shù)據(jù)，并通過(guò)連接核心的總線(xiàn)進(jìn)行通信。這種系統(tǒng)的優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，通信速度高，缺點(diǎn)是基于總線(xiàn)的結(jié)構(gòu)可擴(kuò)展性較差。 
 
　　基于片上互連的結(jié)構(gòu)是指每個(gè)CPU核心具有獨(dú)立的處理單元和Cache，各個(gè)CPU核心通過(guò)交叉開(kāi)關(guān)或片上網(wǎng)絡(luò)等方式連接在一起。各個(gè)CPU核心間通過(guò)消息通信。這種結(jié)構(gòu)的優(yōu)點(diǎn)是可擴(kuò)展性好，數(shù)據(jù)帶寬有保證; 缺點(diǎn)是硬件結(jié)構(gòu)復(fù)雜，且軟件改動(dòng)較大。 
 
　　也許這兩者的競(jìng)爭(zhēng)結(jié)果不是互相取代而是互相合作，例如在全局范圍采用片上網(wǎng)絡(luò)而局部采用總線(xiàn)方式，來(lái)達(dá)到性能與復(fù)雜性的平衡。 
 
　　5 總線(xiàn)設(shè)計(jì) 
 
　　傳統(tǒng)微處理器中，Cache不命中或訪(fǎng)存事件都會(huì)對(duì)CPU的執(zhí)行效率產(chǎn)生負(fù)面影響，而總線(xiàn)接口單元（BIU）的工作效率會(huì)決定此影響的程度。當(dāng)多個(gè)CPU核心同時(shí)要求訪(fǎng)問(wèn)內(nèi)存或多個(gè)CPU核心內(nèi)私有Cache同時(shí)出現(xiàn)Cache不命中事件時(shí)，BIU對(duì)這多個(gè)訪(fǎng)問(wèn)請(qǐng)求的仲裁機(jī)制以及對(duì)外存儲(chǔ)訪(fǎng)問(wèn)的轉(zhuǎn)換機(jī)制的效率決定了CMP系統(tǒng)的整體性能。因此尋找高效的多端口總線(xiàn)接口單元（BIU）結(jié)構(gòu)，將多核心對(duì)主存的單字訪(fǎng)問(wèn)轉(zhuǎn)為更為高效的猝發(fā)（burst）訪(fǎng)問(wèn); 同時(shí)尋找對(duì)CMP處理器整體效率最佳的一次Burst訪(fǎng)問(wèn)字的數(shù)量模型以及高效多端口BIU訪(fǎng)問(wèn)的仲裁機(jī)制將是CMP處理器研究的重要內(nèi)容。 
 
　　6 操作系統(tǒng)設(shè)計(jì): 任務(wù)調(diào)度、中斷處理、同步互斥 
 
　　對(duì)于多核CPU，優(yōu)化操作系統(tǒng)任務(wù)調(diào)度算法是保證效率的關(guān)鍵。一般任務(wù)調(diào)度算法有全局隊(duì)列調(diào)度和局部隊(duì)列調(diào)度。前者是指操作系統(tǒng)維護(hù)一個(gè)全局的任務(wù)等待隊(duì)列，當(dāng)系統(tǒng)中有一個(gè)CPU核心空閑時(shí)，操作系統(tǒng)就從全局任務(wù)等待隊(duì)列中選取就緒任務(wù)開(kāi)始在此核心上執(zhí)行。
 
　　這種方法的優(yōu)點(diǎn)是CPU核心利用率較高。后者是指操作系統(tǒng)為每個(gè)CPU內(nèi)核維護(hù)一個(gè)局部的任務(wù)等待隊(duì)列，當(dāng)系統(tǒng)中有一個(gè)CPU內(nèi)核空閑時(shí)，便從該核心的任務(wù)等待隊(duì)列中選取恰當(dāng)?shù)娜蝿?wù)執(zhí)行，這種方法的優(yōu)點(diǎn)是任務(wù)基本上無(wú)需在多個(gè)CPU核心間切換，有利于提高CPU核心局部Cache命中率。目前多數(shù)多核CPU操作系統(tǒng)采用的是基于全局隊(duì)列的任務(wù)調(diào)度算法。 
 
　　多核的中斷處理和單核有很大不同。多核的各處理器之間需要通過(guò)中斷方式進(jìn)行通信，所以多個(gè)處理器之間的本地中斷控制器和負(fù)責(zé)仲裁各核之間中斷分配的全局中斷控制器也需要封裝在芯片內(nèi)部。 
 
　　另外,多核CPU是一個(gè)多任務(wù)系統(tǒng)。由于不同任務(wù)會(huì)競(jìng)爭(zhēng)共享資源，因此需要系統(tǒng)提供同步與互斥機(jī)制。而傳統(tǒng)的用于單核的解決機(jī)制并不能滿(mǎn)足多核，需要利用硬件提供的“讀－修改－寫(xiě)”的原子操作或其他同步互斥機(jī)制來(lái)保證。 
 
　　7 低功耗設(shè)計(jì) 
 
　　半導(dǎo)體工藝的迅速發(fā)展使微處理器的集成度越來(lái)越高，同時(shí)處理器表面溫度也變得越來(lái)越高并呈指數(shù)級(jí)增長(zhǎng)，每三年處理器的功耗密度就能翻一番。目前，低功耗和熱優(yōu)化設(shè)計(jì)已經(jīng)成為微處理器研究中的核心問(wèn)題。CMP的多核心結(jié)構(gòu)決定了其相關(guān)的功耗研究是一個(gè)至關(guān)重要的課題。 
 
　　低功耗設(shè)計(jì)是一個(gè)多層次問(wèn)題，需要同時(shí)在操作系統(tǒng)級(jí)、算法級(jí)、結(jié)構(gòu)級(jí)、電路級(jí)等多個(gè)層次上進(jìn)行研究。每個(gè)層次的低功耗設(shè)計(jì)方法實(shí)現(xiàn)的效果不同——抽象層次越高，功耗和溫度降低的效果越明顯。 
 
　　8 存儲(chǔ)器墻 
 
　　為了使芯片內(nèi)核充分地工作，最起碼的要求是芯片能提供與芯片性能相匹配的存儲(chǔ)器帶寬，雖然內(nèi)部Cache的容量能解決一些問(wèn)題，但隨著性能的進(jìn)一步提高，必須有其他一些手段來(lái)提高存儲(chǔ)器接口的帶寬，如增加單個(gè)管腳帶寬的DDR、DDR2、QDR、XDR等。同樣，系統(tǒng)也必須有能提供高帶寬的存儲(chǔ)器。所以，芯片對(duì)封裝的要求也越來(lái)越高，雖然封裝的管腳數(shù)每年以20%的數(shù)目提升，但還不能完全解決問(wèn)題，而且還帶來(lái)了成本提高的問(wèn)題，為此，怎樣提供一個(gè)高帶寬，低延遲的接口帶寬，是必須解決的一個(gè)重要問(wèn)題。 
 
　　9 可靠性及安全性設(shè)計(jì) 
 
　　隨著技術(shù)革新的發(fā)展，處理器的應(yīng)用滲透到現(xiàn)代社會(huì)的各個(gè)層面，但是在安全性方面卻存在著很大的隱患。一方面，處理器結(jié)構(gòu)自身的可靠性低下，由于超微細(xì)化與時(shí)鐘設(shè)計(jì)的高速化、低電源電壓化，設(shè)計(jì)上的安全系數(shù)越來(lái)越難以保證，故障的發(fā)生率逐漸走高。另一方面，來(lái)自第三方的惡意攻擊越來(lái)越多，手段越來(lái)越先進(jìn)，已成為具有普遍性的社會(huì)問(wèn)題?，F(xiàn)在，可靠性與安全性的提高在計(jì)算機(jī)體系結(jié)構(gòu)研究領(lǐng)域備受注目。 
 
　　今后，CMP這類(lèi)處理器芯片內(nèi)有多個(gè)進(jìn)程同時(shí)執(zhí)行的結(jié)構(gòu)將成為主流，再加上硬件復(fù)雜性、設(shè)計(jì)時(shí)的失誤增加，使得處理器芯片內(nèi)部也未必是安全的，因此，安全與可靠性設(shè)計(jì)任重而道遠(yuǎn)。 

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