沒有ATE生成向量的精密測(cè)試

消費(fèi)類電子產(chǎn)品正在變得更復(fù)雜和更快速，因而使得測(cè)試成本成為問題。大的和復(fù)雜的SoC往往是消費(fèi)類產(chǎn)品的心臟，不管它們的性能多么先進(jìn)，其成本必須是低的。
各種內(nèi)裝自測(cè)試（BIST）已應(yīng)用于測(cè)試DUT（被測(cè)器件）的內(nèi)部性能，導(dǎo)致產(chǎn)品較低的生產(chǎn)成本。剩下的主要問題是快速串行接口（如PCI Express，Serial ATA，F(xiàn)ibreChannel和Serial Rapidio）的全面測(cè)試。這些高速鏈路在計(jì)算、通信和音視頻娛樂前進(jìn)中是不可缺少的。
重視測(cè)試成本是一個(gè)重要的問題，設(shè)計(jì)人員已應(yīng)用BIST技術(shù)到串行I/O口中。通常，器件制造商選擇用一般的ATE加具有寬范圍幅度和定時(shí)控制的位圖形或在環(huán)回配置中BTST產(chǎn)生固定幅度和定時(shí)圖形。第一種方法是精確和慢速的；第二種方法是快速的，但只在單工作點(diǎn)保證性能。
BIST Assist 硬件插入到環(huán)路中（見圖1）?？刂栖浖С植煌男盘?hào)幅度和延遲，這樣用所有可允許的值檢驗(yàn)其工作?？梢宰⑷胍阎钠茐牧浚ㄈ缍秳?dòng)，偏移和共模信號(hào)）確保在最佳條件下正確的DUT行為。圖2示出1個(gè)信道的詳細(xì)框圖。
BIST Assist 板上4個(gè)分立不同環(huán)路的每1個(gè)環(huán)路的硬件性能指標(biāo)包括：數(shù)據(jù)率1.5_6.4Gb/S，100mV輸入靈敏度（到100Ω負(fù)載）和1.8VPK-PK差分接收器范圍。從板上正弦波發(fā)生器或430ps的外部信號(hào)源在10KHz_100MHz加抖動(dòng)。
在電平-1_3V和頻率范圍DC_100MHz檢測(cè)共模信號(hào)。進(jìn)入1個(gè)開路的共模信號(hào)抑制電平是400mVPK-PK。DC接入措施允許1個(gè)DC信號(hào)（一般從測(cè)試頭得到）加到DUT上。
實(shí)現(xiàn)硬件特性是BIST Assist 工作中心軟件，此軟件為環(huán)路量差的設(shè)置和調(diào)試提供GUI設(shè)計(jì)。另附加的圖像設(shè)備支持圖像生成，抖動(dòng)容差性能圖動(dòng)態(tài)的跟蹤編程環(huán)路參量變化。
BIST和串行鏈路改變著測(cè)試前景，使測(cè)試成本大大降低。
BIST Assist用Rel4.3HP-UX11或Linux操作系統(tǒng)在93000 SoC Tester上運(yùn)行。目標(biāo)DUT必須支持環(huán)回/BIST測(cè)試模式。
圖1BISTASSIST 硬件插入在環(huán)回信號(hào)通路
圖21個(gè)BIST Assist 通道的詳細(xì)框圖