基于DBL結(jié)構(gòu)的嵌入式64kb SRAM的低功耗設(shè)計(jì)

       針對(duì)嵌入式系統(tǒng)的低功耗要求，采用位線分割結(jié)構(gòu)和存儲(chǔ)陣列分塊譯碼結(jié)構(gòu)，完成了64 kb低功耗SRAM模塊的設(shè)計(jì)。 

       與一般布局的存儲(chǔ)器相比，采用這兩種技術(shù)使存儲(chǔ)器的功耗降低了43% ，而面積僅增加了18%。  

        嵌入式存儲(chǔ)器的容量及其在系統(tǒng)芯片中所占的面積越來越大，對(duì)其操作所帶來的動(dòng)態(tài)功耗成為系統(tǒng)芯片功耗中重要的組成部分，因此，必須尋求有效的低功耗設(shè)計(jì)技術(shù)，以降低嵌入式存儲(chǔ)器對(duì)整個(gè)系統(tǒng)的影響。為了降低存儲(chǔ)器的功耗，人們采用了字線分割、分級(jí)字線譯碼以及字線脈沖產(chǎn)生等技術(shù)，大大降低了存儲(chǔ)器的動(dòng)態(tài)功耗。 另外一種能有效降低存儲(chǔ)器動(dòng)態(tài)功耗的技術(shù)就是位線分割(DBL)。 針對(duì)系統(tǒng)要求，筆者采用DBL結(jié)構(gòu)以及一種存儲(chǔ)陣列分塊譯碼結(jié)構(gòu)，完成了64 kb嵌入式存儲(chǔ)器模塊的設(shè)計(jì)。 

        參數(shù)的修正與公式的重新推導(dǎo) 

        DBL結(jié)構(gòu)的原理 
　　 
        DBL結(jié)構(gòu)就是通過將兩個(gè)或者多個(gè)SRAM存儲(chǔ)單元進(jìn)行合并，以減少連接到位線上的晶體管數(shù)目，從而減小位線電容，達(dá)到降低存儲(chǔ)器動(dòng)態(tài)功耗的目的。 圖1w給出了將4個(gè)SRAM單元連接在一起并通過傳輸管連接到位線上的電路示意圖。 與一般布局的位線結(jié)構(gòu)相比，圖1w所示的DBL結(jié)構(gòu)中連接到位線上的傳輸管數(shù)目減少了3 /4。 

        DBL結(jié)構(gòu)有兩個(gè)關(guān)鍵:第1，確定存儲(chǔ)陣列行數(shù)N 與合并的單元個(gè)數(shù)M 之間的最優(yōu)關(guān)系。 所謂最優(yōu)是指合并后存儲(chǔ)器的動(dòng)態(tài)功耗最小。 對(duì)于這個(gè)關(guān)系，文獻(xiàn)[ 1 ]中給出了相應(yīng)的公式: 
pnor = (1 /M + 0.1) + 2  linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解（linux不再難懂）