經(jīng)電纜傳輸?shù)男屡d串行標準

介紹

　　向著芯片間串行以及背板互連方向轉(zhuǎn)變的潮流，繼續(xù)以驚人的步伐前進，尤其在通信和存儲領(lǐng)域。 諸如OIF、Rapid I/O TA以及PCI-SIG等的標準化組織已經(jīng)鞏固了它們的成果，多種基于信息包的協(xié)議正在被系統(tǒng)和芯片供應(yīng)商所采納。正如這些已經(jīng)建立的新標準的物理層和協(xié)議層，系統(tǒng)供應(yīng)商現(xiàn)在不得不決定如何最佳地將這些新的協(xié)議轉(zhuǎn)換到已有的傳輸結(jié)構(gòu)上，包括板間和板內(nèi)。

　　在標準委員會會議上常見的討論總是圍繞著最佳的方案以使得這些串行標準能夠經(jīng)濟地在實際的電路板和底板上實現(xiàn)，并且著重考慮盡可能地重新使用現(xiàn)有的傳輸結(jié)構(gòu)。在通信行業(yè)，在PCB板上采用FR-4用于短距離的芯片間和背板間通信，以及采用電纜（coax, CAT5/5E/6）用于長距離、板間或底板間的通信是迄今為止最流行的選擇。

　　一些行動突出了長距離電纜傳輸的重要性：諸如PCI Express Cabling工作組預(yù)計在2005年第一季度發(fā)布一項規(guī)范。與此同時，因為 系統(tǒng)供應(yīng)商第一次在樣機上實現(xiàn)協(xié)議，并且尋找在標準功能上實現(xiàn)專利邏輯的靈活性，所以這些協(xié)議基于FPGA的實現(xiàn)不久將問世。

　　本文考察了這幾種新興串行I/O標準，尤其是有線和無線網(wǎng)絡(luò)領(lǐng)域，并且探討一些基于FPGA的SERDES實現(xiàn)以及由萊迪思半導體公司和泰科電子公司開發(fā)的電纜傳輸構(gòu)架。

新興的串行標準和基于SERDES FPGA器件的實現(xiàn)

SERDES品質(zhì)的重要性

　　設(shè)計者常常面臨將大塊的數(shù)據(jù)以較高的速率從一個地方移送到相隔一定距離的另一個地方。長久以來，這是通過同步并行接口來完成的。這一接口需要大量的并行線驅(qū)動器和接收器。此外，要確保當今系統(tǒng)所要求的、以吉比特以上的數(shù)據(jù)率在板間傳送的這類接口的數(shù)據(jù)完整性變得日益困難。

　　隨著對串行器/解串器（SERDES）器件接受的增長，設(shè)計者能夠較少考慮與并行接口實現(xiàn)相關(guān)的問題。SERDES技術(shù)可以采用更小、更便宜的電纜和連接器，在以3.125Gbps或更高的速率移動大量的數(shù)據(jù)塊的情況下，為信號的完整性提供更強大的解決方案。

　　然而，提供一個強大的SERDES解決方案遠遠不只是原始數(shù)據(jù)率。若要真正地評定一個SERDES的性能，必須還要考慮物理層的參數(shù)，諸如高數(shù)據(jù)率下的媒體類型/驅(qū)動長度，信號的抖動以及整個器件的功耗等。

　　鑒于以下原因，Lattice SERDES被認為是業(yè)界領(lǐng)先的產(chǎn)品：

　　驅(qū)動長度（通過無源信道） - （在3.125Gbps下， >40英寸的FR-4背板，10米的24 AWG 電纜）

　　抖動 -  (Tx/Rx 抖動值 (分別為.17 UI / .75 UI) 超過XAUI和FC的抖動規(guī)范)

　　功率  -  （最壞的情況下， 3.125Gbps時225mW/信道， 包括I/O緩沖器）
 
　　靈活性 - （每個信道可選擇全數(shù)據(jù)率或者半數(shù)據(jù)率）

　　除了一個合格的SERDES外，它還必須提供與物理編碼子層（PCS）有關(guān)的功能，這是為了兼容一些工業(yè)標準所必備的。這些標準包括：已有的基于信息包的工業(yè)標準，諸如PCI Express, Serial Rapid I/O，以及正在形成的標準，諸如CPRI和OBSAI。萊迪思半導體公司的ORCA 4系列的FPSC（現(xiàn)場可編程系統(tǒng)芯片）器件提供了這樣的一種解決方案，它把業(yè)界領(lǐng)先的SERDES技術(shù)和更高層的PCS邏輯結(jié)合在一起。這些用ASIC技術(shù)實現(xiàn)的嵌入式的核，與FPGA結(jié)構(gòu)被集成到同一塊芯片上，創(chuàng)造出高性能、低功耗的系統(tǒng)級解決方案。

可編程功能的價值

　　對于任何一種新生的標準或技術(shù)，實現(xiàn)的開始比其規(guī)范的最終版本的出臺要早得多。而且，廠商們很少嚴格地遵照這些規(guī)范，取而代之的是使其系統(tǒng)利用專有的電路來增強規(guī)范中所倡導的功能 …… 一種在最終的產(chǎn)品中增加其自身特色的方法。

　　獨立的專用標準產(chǎn)品（ASSP）的優(yōu)點是容易用文件說明并且易懂，但是對于牽涉到新生規(guī)范的應(yīng)用，對設(shè)計者而言，可編程能力是一大優(yōu)勢。可編程能力能夠讓系統(tǒng)設(shè)計者在無需等待規(guī)范的最終版本的情況下，盡早地開始構(gòu)架并實施他們的設(shè)計。萊低思FPSC的ASIC部分提供了針對設(shè)計的成熟部分的性能和功率上的優(yōu)勢（例如，帶有8b/10b編碼的SERDES），F(xiàn)PSC器件的可編程本性能讓設(shè)計的上層跟隨規(guī)范和客戶的需求而“更新”。

　　以下是多個標準和應(yīng)用的實例，它們非常適合采用集成的ASIC/FPGA技術(shù)。

無線網(wǎng)絡(luò)：PCI Express和Rapid I/O

PCI Express

　　傳統(tǒng)的PCI，在九十年代早期確立的標準I/O總線，現(xiàn)在已顯陳舊。這樣就導致了設(shè)計者采用諸如PCI-x和PCI-x 2.0等更新的版本來實現(xiàn)。它們能讓設(shè)計者在現(xiàn)有軟件的基礎(chǔ)上達到更高的吞吐量。但是即便有了這些改進，處理器的吞吐量仍然超過了I/O的吞吐量。

　　PCI Express 的構(gòu)想是為了處理這些不斷增長的帶寬需求。它提供了一個可升級的、點到點的芯片間的串行連接，通過電纜或連結(jié)器插槽來擴展卡，并且在軟件層上保持與傳統(tǒng)的PCI的兼容性。

　　單個PCI Express的串行連接是一個對偶單純形鏈路，指定的速度高達每個鏈路2.5Gbps。該鏈路可以被擴展成x1, x2, x4, x8, x12, x16信道寬度，從而達到更高的帶寬。串行實現(xiàn)較為便宜，可以用來驅(qū)動較長的距離、減小共模噪聲以及現(xiàn)有的源同步并行接口所固有的相偏（諸如傳統(tǒng)的PCI），并且減少所需的連接總數(shù)。出于實用的目的，本文將探討用標準電纜連接器實現(xiàn)的信道寬度。

　　如圖1所示，PCI Express是一個經(jīng)過打包和分層的協(xié)議結(jié)構(gòu)。來自萊迪思半導體公司的ORTx2G5器件，外加內(nèi)嵌的ASIC和軟IP核（圖1中的功能塊），提供了一種低成本、低功耗、高度集成的解決方案。它用于PCI Express規(guī)范的物理層和數(shù)據(jù)鏈路層．

　　本文已經(jīng)提到了在實現(xiàn)這些新生標準時，可編程解決方案的價值。PCI Express棧的數(shù)據(jù)鏈路層和處理層都是可編程性的優(yōu)點的很好例證。

　　根據(jù)設(shè)計，這些層可以被定制成支持一個終端實現(xiàn)、一個交換機，或者，在有FPGA介入的很多情況下，一種用于諸如傳統(tǒng)的PCI的遺留通信協(xié)議的橋接功能。

　　通過在ASIC門中實現(xiàn)物理層和數(shù)據(jù)鏈路層的固定功能，以及在FPGA門中由用戶實現(xiàn)更高層的功能，系統(tǒng)設(shè)計者有了一種經(jīng)濟且可配置的PCI Express解決方案。

Serial Rapid I/O

　　另一種新生的串行標準是Serial Rapid I/O。和PCI Express一樣，Serial Rapid I/O已植根于源同步領(lǐng)域。當與已有的Rapid I/O并行規(guī)范結(jié)合在一起后，Serial Rapid I/O能使設(shè)計者標準化一種用于網(wǎng)絡(luò)、電信及其它嵌入式應(yīng)用的單一互聯(lián)技術(shù)。

　　Serial Rapid I/O是一種可升級的、點到點的、低引腳數(shù)的互聯(lián)方式，它經(jīng)設(shè)計后用于滿足日益增長的系統(tǒng)帶寬要求。Serial Rapid I/O 極大地影響了在光纖通道（Fibre Channel）、10G 以太網(wǎng)XAUI接口和Infiniband中的業(yè)界標準的信號技術(shù)。它以每個鏈路1.25, 2.5 和3.125 吉比特的速率工作，提供了信號處理器和背板應(yīng)用所需的帶寬。該串行規(guī)范定義了器件之間每個方向上的單個差分鏈路，并且支持將四個鏈路合在一起以取得更高吞吐量的應(yīng)用。

　　如圖2所示，Serial Rapid I/O也有一個分層的協(xié)議結(jié)構(gòu)。萊迪思半導體公司也提供了一個器件系列，當外加嵌入式ASIC和軟件IP核時，提供了一種低成本、低功耗和高度集成的解決方案。這種方案用于處理Serial Rapid I/O規(guī)范的物理層，并且在將來會支持邏輯層和傳輸層。

　　與PCI Express類似，Serial Rapid I/O的實現(xiàn)也受益于可編程器件提供的固有的靈活性。在這里，可擴展的邏輯和傳輸層功能能夠在FPGA中實現(xiàn)，而物理層的固定功能則在器件的ASIC部分中實現(xiàn)。

無線網(wǎng)絡(luò)：CPRI和OBSAI

　　在無線領(lǐng)域，為了讓蜂窩式基站更快地發(fā)展，當前有兩種提案在角逐。CPRI和 OBSAI標準都面向串行傳輸協(xié)議的標準化，其首要的目的是通過元件的標準化來降低整個系統(tǒng)成本。

CPRI

　　CPRI（通用公共無線電接口）是一種業(yè)界的提案。它試圖通過把基站分成兩個基本構(gòu)件來支持靈活的基站結(jié)構(gòu)。這兩個構(gòu)件是：用于處理基頻功能的無線電設(shè)備控制（REC）和提供射頻（RF）功能的無線電設(shè)備（RE）。

　　構(gòu)件通過一個經(jīng)過8b10b編碼的串行鏈路互連，試圖利用已有的高速串行標準，諸如以太網(wǎng)和光纖通道。物理層的線速為614Mb、1.228Gb或者2.456Gbps，其通過單個串行接口被三種不同的信息流（用戶平臺數(shù)據(jù)、控制及管理、同步）多路復用。

　　萊迪思半導體公司為CPRI應(yīng)用提供了一個完整的解決方案。物理層功能通過嵌入在ORTx2G5器件中的ASIC核來支持，與之相關(guān)的軟IP核處理數(shù)據(jù)鏈路層的功能，如圖3所示。{{分頁}}

OBSAI

　　類似的，OBSAI把基站分為基頻和射頻塊，但是還定義了一個附加的傳輸和控制塊。與CPRI相比，它們之間的每一接口都具有唯一的參考點，分別定義為RP1 （控制平臺），RP2 （傳輸和基頻塊之間的用戶平臺）和RP3（基頻和射頻塊之間的用戶平臺）。這些構(gòu)件被指定為以太網(wǎng)接口，但出于本文的目的，我們將著重于RP3接口，因為它是一個8b/10b編碼的串行鏈路，與上面提到的CPRI規(guī)范相類似。

　　由RP3接口支持的物理層線速為768Mb和1.536Gbps，支持高速數(shù)據(jù)傳輸及相關(guān)控制。該協(xié)議棧仍然是一個采用分層協(xié)議的信息包概念，如下面圖4所示。

　　此外，萊迪思FPSC器件的SERDES和基于8b/10b的功能提供了一個支持完整的OBSAI系統(tǒng)解決方案的集成平臺。物理層功能通過嵌入在FPSC器件中的ASIC核來支持，與之相關(guān)的軟IP核處理數(shù)據(jù)鏈路層的功能。

系統(tǒng)互連構(gòu)架

　　對電路板設(shè)計者而言，要達到上述新生串行標準所需的高傳輸速度是一項極大的挑戰(zhàn)，尤其是在面臨成本控制的時候。不同的行業(yè)有著不同的方法來平衡價格和性能，以及選擇合適的連接器和傳輸媒體。

　　PC市場是一個成本驅(qū)動的行業(yè)，其中的連接器和電纜既非高速，又非高密度（可能的例外是高端服務(wù)器，當然其成本比一般的PC高得多）。要在這樣一個競爭激烈的行業(yè)中控制整體成本，相互協(xié)作是關(guān)鍵。因此，大的OEM廠商聯(lián)合起來并為一些應(yīng)用建立規(guī)范，如PCI-Express, SATA, SAS, Fiber Channel, FireWire, DVI, HDMI及其類似的規(guī)范，不僅在協(xié)議層，而且在物理連接層。

　　在通訊基礎(chǔ)結(jié)構(gòu)行業(yè)，一些應(yīng)用，諸如多重服務(wù)交換機、路由器及無線BTS等，標準化僅僅發(fā)生在協(xié)議層和用戶至網(wǎng)絡(luò)接口（UNI）中。更多的情況下，物理互連并不基于標準，并且通常是用戶化的。

　　在很多情形下，機內(nèi)互連（通常采用高速電纜實現(xiàn)）是用戶化解決方案的典型例子，盡管它們可能在傳送標準化的協(xié)議。

　　對于任何一種方法，其挑戰(zhàn)是在不降低系統(tǒng)性能的前提下，盡可能提高成本效率。以下是經(jīng)常遇到的問題：

　　如何在電路板間或板內(nèi)利用隨處可見而且經(jīng)濟的PCB/傳輸原料。
　　
　　如何通過優(yōu)化系統(tǒng)參數(shù)來設(shè)計最經(jīng)濟的結(jié)構(gòu)。
　　　
　　在上述互連物體中選擇具有最恰當尺寸的連接器，并且不影響系統(tǒng)運行目標。
　
　　根據(jù)這些問題，下面的討論將突出當今市場上兩種主要有線中樞的優(yōu)缺點：什么是能改進整個系統(tǒng)性能性并能擴展其長度的最通用、最具成本效率的技術(shù)？

　　該討論基于這樣的事實：系統(tǒng)互連的最終結(jié)果是最具成本效率的，并且是可行的解決方案。

連接器、媒體類型和運行結(jié)果

連接器：

　　板間連接器細分為兩組：開放式連接器和控制阻抗連接器。

　　對于開放式連接器，其單位長度上的性能和利用率直接由引腳分配和信號與地的比率所確定，例如：EuroCard-DIN，Z-Pack 2mm Hard Metric 或 FB+。

　　另一方面，控制阻抗連接器，諸如來自Tyco Electronics的2.5mm HS3和2.5mm HM-Zd，由于對于單端或差分類型的I/O信號的利用率為100%，所以它們不受此限制，并且對于給定的長度，能提供最高的密度。

　　由于控制阻抗連接器的抗擾度和吞吐量大大高于開放式連接器，設(shè)計者發(fā)現(xiàn)在保持充足的裕量和可接受的信道損耗的情況下，通過這些連接器傳送極快的信號是很棒的。實際的問題是：系統(tǒng)性能的瓶頸不再是連接器本身，而是它在PCB中的引腳以及PCB的原材料。

背板/中間背板

　　PCB被非常普遍地用于系統(tǒng)內(nèi)部中樞的元件互連。該領(lǐng)域已達到這樣的水平：當采用諸如Tyco的HS3 或HM-Zd的高速/控制阻抗板到板連接器時，高成本效率的基于High-Tg FR4的PCB板能很好地在高達5吉比特的速度下工作。采用這種結(jié)構(gòu)，系統(tǒng)互連可以達到這樣的水平：基于PCB板互連的串行數(shù)據(jù)通過1270mm(~50”) 時以3.125Gbps的速度傳送，或者通過762mm (~30”)時以5Gbps的速度傳送。當然，這依賴于芯片的驅(qū)動特性以及芯片的接收靈敏度。

　　圖5展示了一個由Tyco和萊迪思推出的演示系統(tǒng)。在這個系統(tǒng)中，F(xiàn)PGA多路傳輸并行數(shù)據(jù)，并且將它以每信道3.125Gbps的速率串行到幾個信道中。它通過一個由HM-Zd 連接器和基于5mm厚的多層High-Tg FR組成系統(tǒng)互連的 876mm的無源信道（“底層”）來傳送。

　　萊迪思的ORSO82G5的“差分”輸出電壓是883mV（在3.125Gbps速率下），輸出抖動是36ps（峰-峰）。圖6展示了在接收器輸入端測量到的“眼圖”，驅(qū)動器分別設(shè)置為沒有（左“眼”）和有（右“眼”）預(yù)加強。

402.7 mV Eye Opening

56.2 ps Total Jitter (Pk-Pk)
 
237.8 mV Eye Opening

121 ps Total Jitter (Pk-Pk)
 
　　“DSO” 與Bias-T一起作為接收器的輸入端。通過將“DSO”與接收器的輸入端并聯(lián)，從而不影響系統(tǒng)阻抗連續(xù)性。

　　這兩個“眼圖”是通過876mm (34.5”)長的、采用兩個HM-Zd （高速及控制阻抗連接器）和萊迪思帶有“SERDES”接口的FPGA系統(tǒng)互連測量到的，工作速率為3.125Gbps。

　　左側(cè)的“眼圖”代表了“平的”驅(qū)動器輸出，并且清晰地指出即便當信號有相當大的抖動時，它仍然以相對于眼圖波罩有充足的裕量在工作，從而恢復數(shù)據(jù)。當驅(qū)動器的輸出設(shè)置為信號的25%預(yù)加強時，信號的傳輸品質(zhì)（STQ）被極大地改善了，如右側(cè)“眼圖”所示。在觸及接收器的最小敏感度之前，其信道長度高達1270mm（~50”）。

　　選用多層板內(nèi)的哪一層來連接會極大地影響信道的長度。

　　結(jié)論是要取得最大和最具成本效率的系統(tǒng)互連成果，每個因素必須被視為總體裝配的一部分，而非各自獨立的。

高速電纜

　　對于許多串行高速應(yīng)用的另一項挑戰(zhàn)是滿足比那些PCB更長的信道的需要。通過銅質(zhì)媒介傳輸仍然是具有成本效率的，只要其長度小于20米。機柜內(nèi)架子到架子以及機內(nèi)應(yīng)用是銅質(zhì)電纜可以使用的一個實例。

　　以前，我們看到用優(yōu)質(zhì)的芯片和連接器組成的最佳信道在3.125Gbps速率下，可以達到1200mm，這是系統(tǒng)機柜內(nèi)的有用的解決方案。數(shù)米內(nèi)的機柜內(nèi)架子到架子以及機內(nèi)高速解決方案需要高速電纜。

　　因此，我們要將背板替換為電纜，并且當優(yōu)化完信道后，檢查整體性能。

　　在吉比特速度下，串行互連的數(shù)據(jù)率通常比并行互連快10至20倍，每個設(shè)計者都會遇到與信號傳輸品質(zhì)（STQ）以及電磁兼容性有關(guān)的問題。
　　
　　顯然，短范圍的系統(tǒng)內(nèi)互連必須是具有成本效率的，還必須通過銅質(zhì)電纜傳送高數(shù)據(jù)率，而且可能是差分信號。

　　仔細檢查電纜組件，可得出設(shè)計者必須牢記的幾個關(guān)鍵因素：