節(jié)能正當(dāng)其時(shí)

節(jié)能正當(dāng)其時(shí)
Time to save power

        對(duì)于所有的消費(fèi)類電子產(chǎn)品來說，電池的壽命是設(shè)計(jì)中一個(gè)主要的考慮因素。由于消費(fèi)者通常都期望能買到功能更多而工作時(shí)間更長(zhǎng)的產(chǎn)品，設(shè)計(jì)者們正不得不發(fā)揮更大的創(chuàng)造性，從電池中榨出盡可能長(zhǎng)的工作時(shí)間來。
        對(duì)于上述問題的一個(gè)可能的解決辦法，是采用更有效的電源轉(zhuǎn)換和穩(wěn)壓元件。但隨著這些裝置的效率超過90％，改進(jìn)的空間已經(jīng)所剩不多。另一種辦法是利用新的制造工藝。一般來說，特征尺寸的減小會(huì)帶來功耗的降低。但隨著器件向90nm節(jié)點(diǎn)演進(jìn)，漏電流等物理效應(yīng)會(huì)在某種程度上抵消這些好處。
         那么，還可以采取何種措施呢？一個(gè)有希望的研究方向是異步邏輯，在這種電路中，各邏輯電路模塊并未與系統(tǒng)總時(shí)鐘耦合在一起。邏輯電路在開關(guān)時(shí)，顯然會(huì)消耗能量。如果在不需要時(shí)將邏輯電路關(guān)閉，就可以實(shí)現(xiàn)節(jié)能。一些學(xué)術(shù)機(jī)構(gòu)，如Manchester University的Steve Furber的小組，以及Philips等公司（推出了Handshake Solution），在這一方面正在取得進(jìn)展（參考NE. 23 Nov. 2004，p45）。
         不過，現(xiàn)在有一種過渡辦法——可以對(duì)處理器的電壓和時(shí)鐘速度進(jìn)行連續(xù)調(diào)節(jié)，以便實(shí)現(xiàn)功耗特性的最優(yōu)化。National Semiconductor和ARM共同開發(fā)、于2003年發(fā)布的PowerWise，就是這類方法的一個(gè)實(shí)例。不過在2月8號(hào)于舊金山召開的國(guó)際固態(tài)電路會(huì)議上，Intel正在公布一種類似方案的細(xì)節(jié)，這種方案是改變Montecito處理器的時(shí)鐘頻率以實(shí)現(xiàn)節(jié)能。
Montecito采用了成對(duì)的Itanium核以及24Mbyte的L3高速緩存。Itanium是Intel和Hewlett－Packard共同開發(fā)的、針對(duì)服務(wù)器市場(chǎng)的64bit處理器。一個(gè)Montecito處理器總共有17億只晶體管。
徹底的反思
        National Semiconductor和ARM認(rèn)為，要解決電池壽命方面存在的困境，需要一次“徹底的反思”。他們相信，解決之道，在于從總體上對(duì)整個(gè)系統(tǒng)進(jìn)行考慮，即讓整個(gè)系統(tǒng)的部件協(xié)同工作，以達(dá)到所期望的功率/性能水平。
        PowerWise正是那樣的系統(tǒng)級(jí)的方法。其目標(biāo)是，通過形成閉環(huán)系統(tǒng)，讓消耗功率的數(shù)字IC和提供電源的系統(tǒng)一起協(xié)同工作，以達(dá)到最高的能量效率，從而降低總的功耗。
        National Semiconductor的系統(tǒng)架構(gòu)設(shè)計(jì)師Juha Pennanen，已經(jīng)全力參與了對(duì)PowerWise概念的開發(fā)工作。他說，該技術(shù)瞄準(zhǔn)的應(yīng)用是依靠電池工作、需要進(jìn)行大量數(shù)字信號(hào)處理的裝置?！耙苿?dòng)電話是一個(gè)主要的應(yīng)用實(shí)例，”他說，“但你還可以算上媒體播放器、數(shù)碼相機(jī)和手持式游戲機(jī)?！?br/>

圖1  Montecito時(shí)鐘系統(tǒng)拓?fù)?br/>Fixed Supply——固定電源， Variable Supply——可調(diào)電源，bus clock——總線時(shí)鐘，bus logic
——總線邏輯，matched input routes——匹配的輸入路徑，balanced binary tree core clock distribution——平衡二進(jìn)制樹形核時(shí)鐘分配
  PowerWise與Intel所提出的系統(tǒng)不同之處，就在于它是以IP形式提供的；Intel的可調(diào)頻率時(shí)鐘系統(tǒng)被設(shè)計(jì)為芯片的一部分。
Pennanen接著表示：“PowerWise是一種自適應(yīng)的閉環(huán)電壓縮放技術(shù)，針對(duì)可以改變處理器的時(shí)鐘頻率的系統(tǒng)以及有可能實(shí)現(xiàn)電壓升降的場(chǎng)合”。
Pennanen指出，該問題的一個(gè)較早的方法是查表法。“但那是一種靜態(tài)的方法，”他說，“采用PowerWise的話，就可以實(shí)時(shí)確定電壓，而且正是由于這一點(diǎn)，它可以發(fā)揮芯片在工作環(huán)境中的優(yōu)良特性?！?br/>  而且，由于PowerWise是IP，它可以用于任何一種同步數(shù)字邏輯器件上。這樣，其使用可以超出系統(tǒng)級(jí)芯片和微處理器，而擴(kuò)展到DSP領(lǐng)域。
  PowerWise技術(shù)將一種可綜合的、AMBA兼容的核——先進(jìn)電源控制器（APC）——嵌入數(shù)字芯片中。APC監(jiān)測(cè)和調(diào)整芯片的電源，這樣電源電壓可以始終根據(jù)當(dāng)前的工作頻率進(jìn)行優(yōu)化。
  APC利用兩種標(biāo)準(zhǔn)的接口與系統(tǒng)的其余部分接口：AMBA兼容的主控接口；開放標(biāo)準(zhǔn)的PowerWise接口（PWI）。主控接口將性能要求從主控系統(tǒng)傳遞給APC，并讓APC的工作與時(shí)鐘管理系統(tǒng)協(xié)調(diào)起來。PWI接口與外部電源管理裝置就電源管理信息進(jìn)行通信，從而對(duì)電壓作出相應(yīng)調(diào)整。APC可以讓系統(tǒng)實(shí)現(xiàn)動(dòng)態(tài)的電壓縮放（voltage scaling），或者在目標(biāo)系統(tǒng)上實(shí)現(xiàn)完全自適應(yīng)的電壓縮放調(diào)節(jié)。
  標(biāo)準(zhǔn)化的接口可以讓APC嵌入到任何一種邏輯電路中，并與系統(tǒng)的其他部分實(shí)現(xiàn)接口。
  Robert Fischer是National Semiconductor主管便攜式電源系統(tǒng)的產(chǎn)品營(yíng)銷經(jīng)理。他指出，PowerWise需要一種“生態(tài)群落”才能生長(zhǎng)。“我們?cè)诜抡娣矫嫘枰锇?，我們?cè)隍?yàn)證方面亦需要伙伴。我們已經(jīng)建立了這些伙伴關(guān)系。”
 事實(shí)上，PowerWise計(jì)劃一共涉及了6家公司，包括National和ARM。不過Pennanen不愿說出其他的公司。
Foxton帶來的性能提升
  Intel的Montecito芯片也采用了它的Foxton技術(shù)。這樣，當(dāng)指令不能利用處理器的容量時(shí)，該芯片的時(shí)鐘頻率將得到提升。
  其時(shí)鐘系統(tǒng)有兩種頻率模式：固定的和可變的。它以固定模式開始，然后由固件轉(zhuǎn)移到可變模式中。配置通過一個(gè)對(duì)應(yīng)轉(zhuǎn)換表（translation table）實(shí)現(xiàn)，確定鎖相環(huán)路（PLL）、數(shù)字頻分器（DFD）和定位公約數(shù)（aligner divisor），以及通過熔斷點(diǎn)選擇的總線邏輯和核時(shí)鐘頻率。熔斷點(diǎn)可以確定核的啟動(dòng)以及極限頻率。
頻率可變的時(shí)鐘系統(tǒng)采用了一種能夠產(chǎn)生系統(tǒng)時(shí)鐘頻率M倍（M在6到20之間）頻率的PLL。根據(jù)Intel的論文，Montecito可以通過引腳選擇的時(shí)鐘頻率為200、266、333和400MHz。經(jīng)過倍頻的時(shí)鐘分配到14個(gè)DFD中，然后被分頻為合適的本區(qū)頻率。每個(gè)DFD具有一個(gè)延遲閉環(huán)（DLL）和一個(gè)狀態(tài)機(jī)，在由PLL時(shí)鐘產(chǎn)生的64個(gè)DLL相位中進(jìn)行選擇。Intel宣稱，這可以讓 DFD的輸出頻率可以從FPLL變化到0.504FPLL，增量為0.0164FPLL。
每個(gè)核有3個(gè)DFD，而且還進(jìn)一步擁有一個(gè)用于Foxton控制的1GHz DFD。這6個(gè)前端總線條中的每一個(gè)都擁有自己的DFD，而且還有一個(gè)用于控制總線邏輯的DFD。每個(gè)DFD的輸出時(shí)鐘信號(hào)分配給第二級(jí)時(shí)鐘緩沖（SCLB），以產(chǎn)生被調(diào)諧為1ps的延遲。每個(gè)核還有35個(gè)局域有源抗偏斜相位比較器，以便對(duì)相鄰的SLCB進(jìn)行去偏斜處理。最后，SLCB時(shí)鐘分配給每個(gè)核中的7536個(gè)時(shí)鐘微調(diào)器件（Clock Vinier Device），以對(duì)本地延遲進(jìn)行微調(diào)。Intel宣稱，其結(jié)果是能保證在整個(gè)21.5