視頻解碼器ADV7189B的應(yīng)用

視頻解碼器ADV7189B的應(yīng)用
The application of High Performance 12-bit Video Decoder ADV7189B
武警工程學(xué)院（西安）  尹小麗  張伯虎

摘要: 本文給出了應(yīng)用ADV7189B設(shè)計(jì)PCB布線的實(shí)例。
關(guān)鍵詞: 視頻解碼器；ADV7189B
2005年4月1日收到修改稿。

引言
ADI公司ADV7189B是一種高質(zhì)量、單片、多數(shù)據(jù)格式的視頻解碼器，它可以自動(dòng)檢測(cè)并轉(zhuǎn)換與國(guó)際標(biāo)準(zhǔn)制式NTSC、PAL和SECAM兼容的一種標(biāo)準(zhǔn)模擬視頻基帶信號(hào)。ADV7189B的高級(jí)和高靈活的數(shù)據(jù)輸出接口使其能夠完成視頻解碼和基于系統(tǒng)的行同步時(shí)鐘轉(zhuǎn)換。該設(shè)備的應(yīng)用范圍非常廣，適用于各種具有模擬視頻特征的場(chǎng)合，如磁帶和廣播的來(lái)源、安全或監(jiān)視用的攝像機(jī)以及一些專門的系統(tǒng)。

ADV7189B
ADV7189B的功能方框圖如圖1所示。

圖1  ADV7189B功能框圖
ADV7189B的12bit精確A/D轉(zhuǎn)換提供了無(wú)可匹敵的高質(zhì)量視頻性能，在10bit輸出模式下允許調(diào)整10bit的分辨率。12個(gè)模擬輸入信道可接收標(biāo)準(zhǔn)的S-Video、YPrPb和復(fù)合視頻信號(hào)，AGC和鉗位復(fù)位電路允許輸入視頻信號(hào)的峰峰值范圍是0.5v-1.6v，并且可選擇的手動(dòng)設(shè)置旁路。
ADCs的時(shí)鐘頻率是固定的54MHz，所有模式的數(shù)據(jù)通道允許非常精確的采樣和數(shù)字濾波。行鎖定時(shí)鐘輸出允許輸出的數(shù)據(jù)率、定時(shí)信號(hào)和輸出的時(shí)鐘信號(hào)同步、異步或是行長(zhǎng)變動(dòng)的行鎖定。輸出控制信號(hào)允許的無(wú)縫接口連接適合于任何應(yīng)用中。
ADV7189B模式建立在一個(gè)二線串行雙向端口上，并且與I2C兼容。ADV7189B采用3.3v CMOS工藝裝配，它的單片CMOS結(jié)構(gòu)保證了其良好的低功耗性能。
應(yīng)用ADV7189B的PCB布線
ADV7189B是一個(gè)高精確度、高速混合信號(hào)器件。為了最大限度的發(fā)揮其性能，好的PCB布線至關(guān)重要。
模擬接口輸入
在PCB板布線輸入時(shí)要特別謹(jǐn)慎，應(yīng)選擇最短路徑，盡可能使用75跡阻抗，如果跡阻抗不是75會(huì)增加反射的機(jī)會(huì)。
電源去耦
建議采用和的電容對(duì)電源去耦，每個(gè)電源引腳的去耦電容大小在0.5cm以內(nèi)。注意不要把電容放在PC板ADV7189B相對(duì)的一側(cè)，這樣會(huì)影響通路中的電阻性。旁路電容應(yīng)放置在電源層和電源引腳之間，使電流流經(jīng)電源層、電容再到電源引腳，而不是把電源層連接在電容和電源引腳之間。一般最好的方法是在電源下放一個(gè)容值在以下的電容墊。如圖2所示。

圖2  電源去耦電路
保持低噪聲和PVDD良好的穩(wěn)定性特別重要，要特別注意校準(zhǔn)、濾波和去耦。最好對(duì)每一個(gè)模擬電路組（AVDD，DVDD，DVDDIO，PVDD）提供單獨(dú)的校準(zhǔn)電源。
一些圖片控制器在有效時(shí)（有效圖片時(shí)間）和空閑時(shí)（水平和垂直同步期）使用不同的電源，這就導(dǎo)致提供給模擬電源調(diào)節(jié)器的電壓發(fā)生變化，反過(guò)來(lái)產(chǎn)生調(diào)節(jié)模擬電源電壓的變化量，可通過(guò)調(diào)整模擬電源電壓，或至少對(duì)PVDD采用不同的電源，如12V電源來(lái)減少這種變化。
對(duì)整個(gè)的電路板最好采用單獨(dú)的地層，這個(gè)地層應(yīng)該和PCB的模擬和數(shù)字部分留有一定的空間。如圖3所示。

圖3  PCB地層
經(jīng)驗(yàn)表明，單地層的抗干擾性能要好于多地層的情況，因?yàn)槎鄬拥氐拿總€(gè)層會(huì)形成很長(zhǎng)的地環(huán)路干擾。
PLL鎖相環(huán)
鎖相環(huán)的放置要盡可能的靠近ELPF引腳，不要將數(shù)字或高頻器件放在鎖相環(huán)的附近，建議使用值有10%或更少的容差。
數(shù)字輸出（包括數(shù)據(jù)和時(shí)鐘）
數(shù)字輸出必須使用的跡線長(zhǎng)度要最小。長(zhǎng)跡線的電容高，所需的電流增大，就會(huì)產(chǎn)生更多的數(shù)字噪聲，而短跡線會(huì)減少反射的可能性。增加的串聯(lián)電阻可抑制反射，減少電磁干擾，減少ADV7189B內(nèi)電流的尖峰信號(hào)。使用的串聯(lián)電阻要盡可能的靠近ADV7189B的引腳，但不要為了使電阻靠的更近而增加路由或輸出跡線的長(zhǎng)度。
如果可能最好限制每個(gè)數(shù)字輸出器件的電容值在以下，這可以通過(guò)減少跡線長(zhǎng)度或?qū)⑤敵鲞B到唯一的器件上很容易的實(shí)現(xiàn)。輸出端加載過(guò)多的電容，會(huì)增加ADV7189B內(nèi)電流的瞬變，在電源上產(chǎn)生更多的數(shù)字噪聲。
數(shù)字輸入
ADV7189B設(shè)計(jì)的數(shù)字輸入只對(duì)3.3V信號(hào)起作用，不容許5V信號(hào)。如果5V的邏輯信號(hào)需要應(yīng)用到解碼器，必須增加額外的器件。
抗混疊干擾濾波器
由于輸入的視頻信號(hào)的帶寬不受限，經(jīng)過(guò)A/D轉(zhuǎn)換的視頻頻帶外的信號(hào)在頻帶內(nèi)發(fā)生混疊，在視頻輸出端造成干擾。ADV7189B的54MHz采樣頻率降低了對(duì)輸入濾波器的要求，為了優(yōu)化性能增加了抗混疊干擾濾波器。實(shí)現(xiàn)緩沖的低成本電路和所有模擬輸入信號(hào)的濾波電路如圖4所示。
緩沖器是一個(gè)使用單NPN晶體管的射極跟隨器。抗混疊干擾濾波器是個(gè)無(wú)源器件，這個(gè)無(wú)源器件是3dB、9MHz的巴特沃思濾波器。濾波器輸出端信號(hào)衰減通過(guò)ADV7189B的自動(dòng)增益控制部分補(bǔ)償。濾波器的截止頻率必須小于1Hz，才能保證內(nèi)部鉗位的正常操作。鉗位保證視頻信號(hào)在5V的范圍內(nèi)。ADV7189B的典型應(yīng)用設(shè)計(jì)框圖如圖6所示。

圖4 所有模擬輸入信號(hào)的抗混疊干擾濾波電路

圖5  ADV7189B典型應(yīng)用設(shè)計(jì)框圖