Ku波段低相噪頻率源的研制

　　1 引 言

　　隨著電子技術的飛速發(fā)展，目前的電子產(chǎn)品特別是軍用產(chǎn)品的工作頻段大量地由射頻轉(zhuǎn)向微波，Ku、K波段的振蕩器、頻率合成器、低噪聲放大器等已經(jīng)十分常見。作為各種電子系統(tǒng)核心部件的頻率合成器(簡稱頻綜)，雖然有著70多年的發(fā)展歷史，其理論基礎可謂相當完善，但仍然受到實際應用的嚴峻考驗。目前的頻率合成器正朝著模塊化、小型化、低功耗、高頻譜純度和多點快速捷變的方向發(fā)展。

　　本文研究的頻率合成器是工作在11.8 GHz上的一個點頻源，其各項技術指標要求如下：

　　輸入頻率：10 MHz;輸入功率：0 dBm;輸出頻率：11.8 GHz;輸出功率：≥7 dBm;雜波抑制：≥65 dBc;諧波抑制：≥40 dBc。相位噪聲如表1所示。

　　該項目的難點在于：在低參考輸入頻率(fref=10 MHz)的情況下，輸出高達11.8 GHz的點頻信號，并且要同時滿足10 Hz～1 MHz頻偏范圍內(nèi)比較苛刻的相位噪聲指標。本文接下來將以大量的篇幅討論所選方案的可行性，并且介紹一種Hittite公司的模擬鑒相器HMC440，該芯片不同于其他數(shù)字PLL芯片之處在他具有極低的相位噪聲基底。HMC440的運用也是該低相噪頻率源各項指標得以實現(xiàn)的保證。

　　2 系統(tǒng)的可行性方案論證

　　2.1 相位噪聲的基本概念

　　相位噪聲是所有頻率源都非常關心的一個霞要指標，也是本項目的重點和難點所在。相位噪聲指的足(正弦)信號的短期頻率穩(wěn)定度，即振蕩器在整個規(guī)定的時間范圍內(nèi)產(chǎn)生相同頻率的一種度量。一般使用單邊帶相位噪聲L(fm)來定量的表示，其定義為：偏離載波功率fm(Hz)處，在1 Hz帶寬內(nèi)一個相位調(diào)制邊帶的功率PSSB與總的載波功率PS之比，即：

　　L(fm)通常用相對于載波1 Hz帶寬的對數(shù)表示，單位為dBc/Hz。

　　2.2 方案論證

　　輸入?yún)⒖季д耦l率10 MHz，輸出頻率11.8 GHz，倍頻惡化達到了

　　，如果采用階躍二極管直接倍頻的方案，則根據(jù)倍頻惡化的理論計算，要求恒溫晶振(OCXO)在頻偏1 MHz處的相噪指標至少有—171 dBc/Hz，這是不現(xiàn)實的，因此我們必須考慮使用鎖相環(huán)。根據(jù)鎖相環(huán)的相關理論可知，在不考慮PLL芯片底噪的情況下，輸出頻率的近端相噪主要由參考晶振決定，而遠端相噪由VCO決定，VCO的遠端相噪一般很好，這樣就可以彌補直接倍頻方案帶來的遠端相噪差的缺點，實現(xiàn)從頻偏10 Hz到1 MHz范圍內(nèi)的低相噪輸出。

　　2.3 相噪估算

　　根據(jù)經(jīng)典的鎖相環(huán)理論，我們可以對相位噪聲進行一個預先的估計。鎖相環(huán)的噪聲源主要來自于晶體振蕩器、鑒相器、N分頻器和R分頻器以及VCO。假設鎖相環(huán)芯片的底噪對相位噪聲的影響起主導作用，環(huán)路帶寬內(nèi)最差點的相噪可以用下面的公式進行估算：

　　相位噪聲(帶內(nèi))=(1 Hz規(guī)一化的噪聲基底)+10log(鑒相頻率)+20log(N/R)

　　對于一般的鎖相環(huán)芯片，鑒相器、N分頻器和R分頻器都集中在其內(nèi)部，我們只需要根據(jù)芯片資料上提供的1 Hz規(guī)一化噪聲基底就可以定量地分析他們對帶內(nèi)相噪的貢獻。為了獲得最佳的相噪指標，我們希望芯片的噪聲基底越小越好。表2是常用的幾種PLL芯片的1 Hz標準的相噪基底。

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　　從以上典型數(shù)據(jù)可以看出，模擬鑒頻鑒相器HMC4的相噪基底較其他數(shù)字鎖相環(huán)都好，而且最適合于點頻應用，因此我們決定選用他。

　　為了進一步減小鑒相器對相噪的影響，我們決定將鑒相頻率提高到50 MHz，這就需要將OCXO的10MHz信號進行5次倍頻并窄帶濾波之后輸入鑒相器。另外考慮到HMC440的最高VCO輸入頻率只能到2 800 MHz，所以必須讓11.8 GHz分頻之后進入鑒相器。然而11.8 GHz頻率又比較特殊，無法合理的分頻使之與50 MHz進行鑒相，在反復推敲后我們決定將11.8 GHz拆成5 GHz和6.8 GHz兩個頻率，分別進行鎖相，然后上混頻得到所需的頻率。至此，兩個鎖相環(huán)PLL1(5 GHz)和PLL2(6.8 GHz)的帶內(nèi)相噪可以進行較精確的估算：

　　(1)鑒相器的底噪占主導時

　　根據(jù)噪聲疊加原理，混頻之后的相噪會比單環(huán)差，但不會比最差的環(huán)惡化6 dB以上?？梢?，在選用了HMC440這種具有超低相噪基底的PLL芯片之后，最終輸出的近端相噪將取決于晶振，使用進口的高質(zhì)量的恒溫晶振可以滿足系統(tǒng)的要求。

　　3 HMC440簡介

　　HMC440是美國Hittite公司的一款具有超低相位噪聲基底的鑒頻鑒相器，其特點是鑒相頻率高，噪聲基底非常低，內(nèi)部集成數(shù)控程序分頻器，是近代低相噪鎖相頻率源的關鍵部件之一。該器件在要求超低相位噪聲的載波或本振的地方，如：衛(wèi)星通信系統(tǒng)、軍事通訊系統(tǒng)、Sonet時鐘發(fā)生系統(tǒng)等，有著很好的應用前景。

　　該芯片是浮地輸出的模擬鑒相器，相應的環(huán)路濾波器也是浮地的差模輸入，類似于比較經(jīng)典的芯片Q3236，而不同于現(xiàn)在主流的電荷泵型鑒相器芯片。其典型應用電路如圖1所示。

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　　環(huán)路濾波器是鎖相環(huán)設計的關鍵，環(huán)路帶寬的選取對相位噪聲和鑒相雜散抑制都有很大的影響。對于圖2所示的差分輸入形式的環(huán)路濾波器，環(huán)路參數(shù)的調(diào)整主要是靠R1，C1和R2，C2。

　　可以根據(jù)環(huán)路帶寬ωn和阻尼系數(shù)ξ來計算出環(huán)路濾波器各元件值。

　　其中Kd是鑒相器的鑒相靈敏度，這里HMC440的Kd是0.286 V/rad，Kφ是VCO的壓控靈敏度(rad/V)，N是鎖相環(huán)的倍頻倍數(shù)。阻尼系數(shù)ξ為兼顧濾波器的過沖和衰減取0.707～1之間的一個值即可。這樣只要C2取定一個值，就可以同時確定R1，R2。

　　C1的引入主要為濾去鑒相器產(chǎn)生的諧波，其引入的極點應遠離主極點，即ωc=1/(R1C1)>10ωn。于是C1<1/(10ωnR1)，這樣環(huán)路濾波器就完全確定了。

　　在本次項目中，為了抑制VCO的近端相噪，環(huán)路帶寬必須選得較寬，一般取300～400 kHz為宜。元件的取值為：R1=200 Ω，C1=470 pF，R2=430 Ω，C2=2 200 pF，可根據(jù)實際情況進行適當調(diào)整。

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　　4 硬件實現(xiàn)及實測數(shù)據(jù)

　　為了最大限度地消除干擾，整個模塊采用雙面布局的方式，將射頻部分置于腔體的一面，電源部分置于另一面，中間用5 mm厚的隔層隔開，需要連線的地方通過過孔穿線連接。因為頻率較高，射頻PCB全部采用Rogers 4350板材，雙面鍍金。值得注意的是，HMC440工作電流為250 mA，發(fā)熱量大，其底部有接地散熱焊盤，必須通過過孔灌錫與PCB相連，并且保證PCB與腔體緊密接觸以加強散熱。電源部分可使用FR4普通玻纖板，但應考慮各個穩(wěn)壓集成塊的接地點，盡量消除50 Hz的電源相關雜散，同時做好電源的濾波與去耦，這對提高雜散抑制、相位噪聲指標以及消除放大器自激等都有好處。

　　測試儀器使用Agilent的頻譜分析儀E4440A，可以對該模塊的各項指標進行綜合測試。10 MHz參考信號直接取自E4440A內(nèi)部的高性能恒溫晶體振蕩器，以下是實測數(shù)據(jù)：輸出功率：7.4 dBm;雜波抑制：68 dBc;諧波抑制：45 dBc;相位噪聲如表3所示。

　　5 結(jié) 語

　　低相位噪聲是頻率合成技術所追求的最終目標之一，具有超低相位噪聲基底的模擬鑒頻鑒相器件HMC440的應用對提高PLL的相噪水平起到了關鍵的作用?？偟恼f來，迄今為止頻率合成技術已經(jīng)相當成熟，要進一步提高指標只有選用新型的器件，并在工藝與結(jié)構上綜合進行考慮，提高整個模塊的電磁兼容特性。我們相信，隨著電子技術的飛速發(fā)展，頻率合成技術還會有更加廣闊的前景。