<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          關 閉

          新聞中心

          EEPW首頁 > 工控自動化 > 設計應用 > 基于CPLD的CCD驅動時序電路設計

          基于CPLD的CCD驅動時序電路設計

          作者: 時間:2008-02-20 來源: 收藏

            電荷耦合器件(),是一種以電荷為信號載體的光電傳感器。他具有光電轉換,電荷存儲,轉移和檢測等功能。廣泛應用于圖像拍攝、傳真通信系統(tǒng),光學字符識別、廣播TV、工業(yè)檢測與自動控制、生物標本分析、天文觀測等領域中[1]。的外圍電路比較復雜,往往給使用者帶來不便,特別是驅動時序電路的實現(xiàn),這是應用的關鍵問題。早期的CCD驅動電路幾乎全部是由普通數(shù)字電路芯片實現(xiàn)的,由于需要復雜的三相或四相交迭脈沖,一般整個驅動電路需要20個芯片左右,體積較大,設計也復雜,偏重于硬件的實現(xiàn),調試困難,靈活性較差。除了數(shù)字電路芯片實現(xiàn)驅動方法外,還有單片機驅動方式,在這種設計方法中,硬件電路非常簡單,但是存在資源浪費較多,頻率較低的缺陷。采用復雜可編程邏輯器件CPLD技術,結合長安大學光電應用研究所的相關項目對CCD器件TCDl200D進行了驅動時序電路的設計與實現(xiàn),該方法開發(fā)周期短,并且驅動信號穩(wěn)定、可靠。系統(tǒng)功能模塊完成后可以先通過計算機進行仿真,再實際投入使用,降低了使用風險性。

          本文引用地址:http://www.ex-cimer.com/article/79038.htm

            可編程邏輯器件(PLD)是在20世紀80年代迅速發(fā)展起來的一種新型集成電路,隨著大規(guī)模集成電路的進一步發(fā)展,出現(xiàn)了PAL和GAL邏輯器件,而復雜可編程邏輯器件CPLD是在此邏輯器件基礎上發(fā)展起來的,跟分立元件相比,具有速度快、容量大、功耗小、集成度高、可靠性強等優(yōu)點。故CPLD被廣泛應用于各種電路的設計中。

            l TCDl200D簡介

            1.1 TCDl200D的特點

            TCDl200D是日本東芝公司生產(chǎn)的雙溝道線陣CcD器件,具有靈敏度高(飽和曝光量為0.037 x·s)、暗電流低等特點。該器件具有2 160個像元,內(nèi)部信號預處理電路包含采樣保持和輸出預放大電路,當溫度為25℃時,該器件工作在5 V驅動脈沖,12 V電源條件下。

            1.2 TCDl200D驅動時序要求

            芯片正常工作需要4路驅動信號:時鐘脈沖Fl,時鐘脈沖F2,轉移脈沖SH和復位脈沖RS。其中SH為光電荷轉移脈沖,其下降沿是每行輸出的起始點;F1,F(xiàn)2為兩相交變驅動脈沖(相位差為90。),其作用為驅動信號電荷進行定向轉移;RS為輸出極復位脈沖,清除輸出即輸出一個單元電荷后所剩電荷,以保證下一個單元電荷電壓的正確輸出。在4路脈沖的正確驅動下,該圖像傳感器將產(chǎn)生有效光電信號OS和補償信號DOS[2]。圖1即為TCDl200D各路驅動信號的時序關系。

            圖2為TCD1200D驅動電路脈沖寬度與延時關系圖,其中SH與F1的脈沖間隔t1,t5最小值為O,典型值為100 ns;SH脈沖上升與下降時間t2,t4最小值為O,典型值為50 ns;SH脈沖寬度t3最小值為200 ns,典型值為1 000 ns;F1,F(xiàn)2脈沖上升、下降時問t6,t7最小值為0,典型值為60 ns;RS脈沖寬度t8最小值為40 ns,典型值為250 ns;F1,F(xiàn)2與RS脈沖間隔t9。最小值為100 ns,典型值為125 ns。

            

           

            2驅動電路設計與實現(xiàn)

            2.1驅動電路設計

            本設計采用wZE-SPXO10.00 MHz晶振作為系統(tǒng)標準時鐘。按照TCDl200D時序要求,時鐘脈沖F1,F(xiàn)2設為O.5 MHz,將晶振20倍分頻作為F1和F2輸入信號,RS的周期為1 000 ns,TCDl200D包含2 160個有效像元,有效像元前后各有64及12個啞單元,所以SH的周期應該大于等于2 236個RS周期,令SH的周期為2 240個RS周期,即2.24 ms。圖3為本論文設計的TCDl200D驅動波形圖,單位均為ns。

            在圖3中,時鐘脈沖F1和F2的脈沖寬度為1 000 ns,SH的脈沖寬度為800 ns,其上升沿和下降沿與對應的時鐘脈沖Fl和F2上升沿、下降沿間隔100 ns,RS的脈沖寬度為200 ns,他的下降沿與F1的上升沿間隔300 ns。可見本設計符合TCDl200D的驅動時序要求。

            

           

            

           

            2.2 VHDL語言實現(xiàn)

            Max+PlusⅡ是A1tera公司推出的一種開發(fā)設計平臺,他功能強大,可以生成圖形義件,文本文件和波形文件。并支持層次設計和從頂至底的設計方法,支持VHDL語言。可以編譯并形成各種能夠下載到各種CPLD器件的文件,還可以進行仿真以檢驗設計的可行性[3]。

            硬件描述語言(Very high speed integerated circuitHardware Description Language,VHDL)源于美國國防部。他是用來描述集成電路的結構和功能的標準語言,設計人員無需通過門級原理圖,而是針對設計目標進行功能描述,從而加快設計周期,VHDL元件的設計與工藝無關,方便工藝轉換[4]?;谝陨蟽?yōu)點,本系統(tǒng)采用VHDL語言實現(xiàn)CCD驅動時序電路,下面是部分代碼:

            

           

            

           

            rs:process(clk)一10 MHz晶振,經(jīng)分頻產(chǎn)生RS時序

            2.3 仿真結果

            在進行了VHDL描述和編譯后,就可以應用EDA軟件進行驅動時序的功能仿真。功能仿真是在Max+PlusⅡ軟件環(huán)境下進行的。時序仿真波形如圖4所示,其中下圖為上圖的放大效果。CLK的頻率為10 MHz,生成的時鐘脈沖信號F1和F2周期為2μs,脈沖寬度為1 μs;產(chǎn)生的SH信號周期為2.24 ms,SH為高時脈沖寬度800ns;RS信號周期為lμs,RS為高時脈沖寬度200 ns。通過圖4,可以看出設計時序符合要求。

            

           

            3 結 語

            本文在分析TCDl200D的工作原理和驅動信號時序要求的基礎上,結合CPLD技術,采用VHDL語言,設計了一種合理的時序控制方案,通過時序仿真和實際測量,可以得出:相對于早期的驅動方式,采用CPLD技術實現(xiàn)CCD時序驅動電路設計簡單、體積小、靈活性好;設計完成后,先通過計算機進行仿真,再實際投人使用,降低了使用風險性;實現(xiàn)了對CCI)器件的正確驅動。

          電荷放大器相關文章:電荷放大器原理


          關鍵詞: CCD

          評論


          相關推薦

          技術專區(qū)

          關閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();