一種基于LVDS的高速串行數(shù)據(jù)傳輸系統(tǒng)設(shè)計

　　引言

　　在某型雷達信號處理系統(tǒng)中，要求由上位機(普通PC)實時監(jiān)控雷達系統(tǒng)狀態(tài)并采集信號處理機的關(guān)鍵變量，這就要求在處理機與上位機之間建立實時可靠的連接。同時，上位機也能對信號處理板進行控制，完成諸如處理機復(fù)位、DSP程序動態(tài)加載等功能。實驗中，處理機和上位機之間的數(shù)據(jù)傳輸距離不小于8m。在這種前提下，計算機上現(xiàn)有的串口、并口顯然不能滿足要求，而USB2.0接口工作在高速模式時傳輸距離只有3m，其它諸如以太網(wǎng)傳輸?shù)膶崟r性難于滿足要求，光纖通道傳輸?shù)臉?gòu)建成本又太高?；诖?，本文提出了一種采用LVDS高速串行總線技術(shù)的傳輸方案。

　　數(shù)據(jù)傳輸系統(tǒng)方案

　　由于系統(tǒng)要求傳輸距離大于8m，需采用平衡電纜。對于兩端LVDS接口，可以采用ASIC和FPGA兩種方式實現(xiàn)。由于Xilinx公司生產(chǎn)的Virtex-II系列FPGA直接支持LVDS電平標準，本系統(tǒng)采用XC2V250實現(xiàn)，這不僅省去了專用LVDS電平轉(zhuǎn)換芯片，節(jié)省了成本，而且可以將系統(tǒng)中其它控制邏輯集成在單個FPGA芯片內(nèi)，從而降低了PCB設(shè)計的難度，提高了系統(tǒng)的集成度和可靠性。另外，收發(fā)接口邏輯采用FPGA，可以在使用過程中根據(jù)需要重新配置傳輸方向，以動態(tài)地改變收發(fā)通道的數(shù)目，大大增強了系統(tǒng)的可重構(gòu)能力。

　　整個數(shù)據(jù)傳輸系統(tǒng)框圖如圖1所示。由于數(shù)據(jù)傳輸是雙向的，信號處理板和PCI板都有并/串轉(zhuǎn)換發(fā)送模塊和串/并轉(zhuǎn)換接收模塊(均在FPGA內(nèi)實現(xiàn))，兩塊板卡通過平衡電纜連接。此外，在信號處理板上，DSP處理機通過外部總線向FPGA發(fā)送緩存區(qū)內(nèi)寫入數(shù)據(jù)，F(xiàn)PGA通過DSP的主機口完成與DSP存儲空間的數(shù)據(jù)交換。在PCI板上，F(xiàn)PGA通過PCI控制器和主機進行數(shù)據(jù)交換。系統(tǒng)工作原理可表述如下：DSP處理機將處理結(jié)果通過外部總線輸出到FPGA緩沖存儲器內(nèi)，在FPGA內(nèi)完成數(shù)據(jù)的并/串轉(zhuǎn)換，并通過LVDS串行接口發(fā)送出去。數(shù)據(jù)通過平衡電纜傳輸至上位機接收卡。在上位機接收卡內(nèi)，數(shù)據(jù)經(jīng)串/并轉(zhuǎn)換后，送至PCI接口控制電路。上位機輸出數(shù)據(jù)到DSP處理板的過程則相反。由于系統(tǒng)要求數(shù)據(jù)傳輸上行數(shù)據(jù)率小于下行數(shù)據(jù)率，設(shè)計中上行數(shù)據(jù)傳輸通道數(shù)為1，下行數(shù)據(jù)通道數(shù)是4。在傳輸距離大于8m的情況下，實際單通道數(shù)據(jù)傳輸速率達到264Mbps。

　　LVDS并/串轉(zhuǎn)換實現(xiàn)

　　由于FPGA是通過DSP處理機的外部總線獲得數(shù)據(jù)的，其數(shù)據(jù)形式是并行的，所以發(fā)送前應(yīng)將其轉(zhuǎn)換為串行比特流。FPGA內(nèi)實現(xiàn)并/串轉(zhuǎn)換和串行發(fā)送功能的模塊HSTX的原理框圖如圖2所示。

　　由圖2可以看出，該模塊有3個輸入信號。分別為時鐘輸入CLK、幀同步信號TFR和并行數(shù)據(jù)TCH1[7：0]。其中，CLK頻率為33MHz，經(jīng)過數(shù)字時鐘管理器(DCM)鎖相倍頻后得到串行模塊內(nèi)部時鐘CLK1X(33MHz)、CLK4XR(33×4=132MHz)和CLK4XF(33×4=132MHz)，其中CLK4XR與CLK4XF反相，與CLK1X同相。輸出為三組差分信號，分別為串行數(shù)據(jù)TCH1[P：N]、串行時鐘TCLK[P：N]和串行幀同步信號TFR[P：N]。輸入時鐘CLK信號上升沿有效，時鐘上升沿時，若幀同步信號為高電平，則鎖存輸入數(shù)據(jù)TCH1[7：O]，延時一個時鐘周期開始發(fā)送。輸出的發(fā)送時鐘TCLK[P：N]為132MHz，雙沿有效。輸出串行數(shù)據(jù)采用小終端模式，數(shù)據(jù)低位LSB在前，幀同步信號TFR[P：N]輸出比特序列11110000，用于供接收端同步。

　　如圖2所示，串行發(fā)送模塊主要由LOAD_GEN、OUT_DATA、OUT_FR、OUT_CLK4個模塊組成。LOAD_GEN模塊用來產(chǎn)生并/串轉(zhuǎn)換時加載數(shù)據(jù)的選通脈沖。OUT_DATA模塊采用移位寄存器實現(xiàn)數(shù)據(jù)并/串轉(zhuǎn)換。而OUT_FR和OUT_CLK模塊分別用來產(chǎn)生串行幀同步信號和串行時鐘信號。這些模塊均使用硬件描述語言VHDL設(shè)計完成。

　　LVDS傳輸電路設(shè)計

　　由于LVDS總線的傳輸速率達到264Mbps，對PCB布線等方面要求特別高。本文利用高速電路仿真分析工具――Mentor Graphics公司的HyperLynx，對LVDS傳輸電路進行了仿真設(shè)計，包含傳輸線阻抗設(shè)計、端接匹配、差分信號布線。同時考慮了接插件和傳輸電纜的選擇對數(shù)據(jù)傳輸?shù)挠绊憽?/p>

　　LVDS信號的電壓擺幅只有350mV，為電流驅(qū)動的差分信號工作方式，最長的傳輸距離可以達到10m以上。為了確保信號在傳輸線中傳播時，不受反射信號的影響，LVDS信號要求傳輸線阻抗受控，差分阻抗為100。本系統(tǒng)應(yīng)用中，利用高速電路仿真分析工具，通過合理的設(shè)置層疊厚度和介質(zhì)參數(shù)，調(diào)整走線的線寬和線間距，計算出單線和差分阻抗結(jié)果，來達到阻抗控制的目的。

　　LVDS信號的拓撲可以是點到點單向，點到點雙向或總線型(multi―drop)。無論哪種應(yīng)用，都需要在接收端進行端接匹配。匹配阻抗值等于差分阻抗，典型值為100。匹配電阻在這里主要起到吸收負載反射信號的作用，因此，要求距離接收端盡量靠近。在本系統(tǒng)中，利用FPGA片內(nèi)的數(shù)控阻抗(Digitally ControlLED Impedance)，直接配置FPGA內(nèi)部端接阻抗值，在FPGA內(nèi)部實現(xiàn)端接匹配。這樣做不僅可以方便修改端接阻抗值大小，使端接電阻很好地匹配，而且端接電阻與接收端非?？拷?。

　　差分信號的布線是整個傳輸電路設(shè)計的難點。一般來說，按照阻抗設(shè)計規(guī)則進行差分信號布線，就可以確保LVDS信號質(zhì)量。在實際布線當中，LVDS差分信號布線應(yīng)遵循以下原則：

　　1、差分對應(yīng)該盡可能地短、走直線、減少布線中的過孔數(shù)，差分對內(nèi)的信號線間距必須保持一致，避免差分對布線太長，出現(xiàn)太多的拐彎。

　　2、差分對與差分對之間應(yīng)該保證10倍以上的差分對間距，減少線間串擾。必要時，在差分對之間放置隔離用的接地過孔。

　　3、LVDS差分信號不可以跨平面分割。盡管兩根差分信號互為回流路徑，跨分割不會割斷信號的回流，但因為缺少參考平面而導(dǎo)致阻抗的不連續(xù)。

　　4、盡量避免使用層間差分信號。在PCB板的實際加工過程中，由于層疊之間的層壓對準精度大大低于同層蝕刻精度，以及層壓過程中的介質(zhì)流失，層間差分信號不能保證差分線之間間距等于介質(zhì)厚度，因此會造成層間差分對的差分阻抗變化。因此建議盡量使用同層內(nèi)的差分。

　　5.在設(shè)計阻抗時，盡量設(shè)計成緊耦合方式，即差分對線間距小于或等于線寬。

　　此外，在LVDS傳輸電路設(shè)計當中應(yīng)當選用適合差分信號的高速接插件，一方面，接插件的特征參數(shù)能夠與LVDS信號阻抗匹配，通過接插件的信號畸變很小;另一方面，能夠提供足夠的布線空間，設(shè)計PCB走線寬度和間距。例如AMP公司的Z―PACK HS3系列接插件，在電氣性能方面，比較適合高速LVDS信號互連。

　　本系統(tǒng)采用平衡電纜實現(xiàn)長距離傳輸，然而，由于LVDS特殊的阻抗匹配要求和極低的時序偏置要求，傳統(tǒng)的電纜不能用于LVDS數(shù)據(jù)傳輸。試驗證實雙絞線電纜性能最優(yōu)。短距離(大約0.5m)應(yīng)用時CAT3平衡雙絞線電纜效果最佳。而高于0.5m以及數(shù)據(jù)率大于500MHz時，CAT5平衡電纜效果最好。

　　結(jié)語

　　本文實現(xiàn)的高速數(shù)據(jù)傳輸系統(tǒng)，已成功應(yīng)用于某雷達信號處理機和上位機之間的數(shù)據(jù)傳輸，傳輸距離大于8m，單個通道數(shù)據(jù)傳輸速率達到264Mbps，5個數(shù)據(jù)通道傳輸速率總共達1.32GbpS，傳輸過程穩(wěn)定。