CMOS兩級運算放大器調(diào)零電路性能分析

　　引言

　　運算放大器的高速性能主要靠兩個重要的參數(shù)來衡量，即大信號響應(yīng)時間和小信號響應(yīng)時間。大信號響應(yīng)時間由擺率決定，小信號響應(yīng)則由建立時間或單位增益帶寬來決定。提高運放速度的方法有多種多樣[1][2][3]，折疊式運算放大器有功耗較大，折疊點處寄生電容高等缺點[1]；采用套筒式運放結(jié)構(gòu)，如果采用二階結(jié)構(gòu)，則會造成較大的功耗，采用一階結(jié)構(gòu)則會限制差分輸出擺幅[2]；反饋結(jié)構(gòu)放大器也存在問題，一是匹配問題不易實現(xiàn)，二是電路的輸出跨導(dǎo)受輸出信號的影響較大[3]。

　　本文介紹的典型基本二級運算放大器具有結(jié)構(gòu)簡單、在密勒電容的調(diào)節(jié)下工作穩(wěn)定、有較大的開環(huán)增益等特點，但是其單位增益帶寬較小，所以通過對基本二級CMOS運放結(jié)構(gòu)增加調(diào)零電阻，在不改變其他參數(shù)的情況下通過抵消二級極點擴(kuò)展單位增益帶寬。調(diào)零電阻偏差分析對實現(xiàn)運算放大器頻率特性具有十分重要的意義，通過討論，本文提出了對調(diào)零電阻偏差影響的分析方法。

　　二級運算放大器調(diào)零電路結(jié)構(gòu)設(shè)計技術(shù)

　　基本二級CMOS運放結(jié)構(gòu)如圖1所示，圖1中的M1和M2管決定了運放的單位增益帶寬（GB），M3和M4決定了運放的最大共模輸入電壓，M5管決定了運放的最小輸入共模電壓，M6和M7管則決定了運放的最大和最小輸出電壓。密勒電容Cc為了使運放有較好的相位裕度，防止電路自激。Cc和偏置電流決定了運放的擺率（即）。根據(jù)電路的小信號等效電路（圖2）可以列出電路的傳輸函數(shù)（公式（1）），零極點（公式（2））。電路的GB值和相位裕度ΦM公式如公式（3）。
（1）





　　表1   二級運算放大器電路MOS管寬長比

　　表2   電路結(jié)構(gòu)零極點仿真結(jié)果

（2）式中　
（3）

　　用HSPICE軟件在BSIM3V3模型AA1833C05工藝下對圖1電路進(jìn)行仿真測試，仿真結(jié)果如圖3所示，其單位增益帶寬為7.17MHz，功耗865W。圖3中虛線為相頻特性曲線，圖中可得在0dB的頻率點處的相位是130o，有60o的相位裕度。
根據(jù)公式（2）可以看出，密勒電容Cc的引入，增加了零點，限制了GB，如果零點不存在，則可以進(jìn)一步擴(kuò)展GB的值。可以通過一種調(diào)零電阻的方法來抵消零點的影響[1]，電路的小信號等效圖如圖4所示，新的電路結(jié)構(gòu)如圖5所示。圖5中的調(diào)零電阻R的引入使得電路的傳輸函數(shù)如公式（4），新的零極點如公式（5）。






　?。?）由于，電路的GB值和相位裕度ФM公式變?yōu)椋?br />
　　為了抵消二級極點有：

　　要保證好的穩(wěn)定性，即有60o的相位裕量，根據(jù)公式（6）則需有：



　　聯(lián)立兩個公式（7）和（8）得Cc和R。在設(shè)計時三級極點（）遠(yuǎn)大于四級極點，最后使得單位增益帶寬主要由p4來決定。
假設(shè)相位裕度為60o，通過對圖1的仿真結(jié)果數(shù)據(jù)和公式（6）、（7）得Cc=1.65pF ，R=6788.5Ω。對圖5的電路進(jìn)行仿真，仿真結(jié)果如圖6，從圖中可得電路的單位增益帶寬擴(kuò)展為13.4MHz，而且相位裕量為60.5o。圖5電路結(jié)構(gòu)零極點如表2所示。從表中可以看出電路的二級極點等于一級零點，可以相互抵消。

　　調(diào)零電路容差分析

　　由于工藝的限制，電阻值很難精確到6788.5Ω。密勒電容Cc也存在同樣的問題，所以本文將較為詳細(xì)地研究電容和電阻的容差分析，根據(jù)公式（6）得，









　　在Cadence環(huán)境下，仍然采用BSIM3V3模型AA1833C05工藝下對圖5中調(diào)零電阻R和密勒電容Cc的偏差引起的相頻特性曲線變化進(jìn)行仿真測試，仿真結(jié)果如圖7和圖8所示。根據(jù)公式（11）得出，相位裕度隨著CC的增大非線性增大（如圖7左圖），當(dāng)CC變化較小時，相位裕度近似的是CC的一次正比函數(shù)（如圖7右圖），根據(jù)圖7 得出當(dāng)CC增加5%，相位裕度增加了3.4%。圖8是相位裕度隨調(diào)零電阻變化的特性曲線，圖中可以看出，調(diào)零電阻在小于7.5Ω時，相位裕度非線性增加，當(dāng)大于7.5kΩ時，相位裕度非線性減小。根據(jù)公式（10）也可以看出，當(dāng)R=1/2gm6=7.5kΩ時，電路有最大的相位裕度。

　　根據(jù)公式（6）和公式（7）可以得出：
（１２）

（１３）

（１４）

　　仿真結(jié)果如圖9和圖10所示。根據(jù)公式（6）GB是CC的反比例函數(shù)， GB隨CC的變化率為，圖9的左圖驗證了公式（13），右圖說明CC在小的變化范圍內(nèi)GB近似的是CC的一次反比函數(shù)。當(dāng)CC增加了5%，GB減小了15%。根據(jù)公式（12）得出GB是R的一次正比函數(shù)。GB隨R的變化率為。根據(jù)圖10當(dāng)R增加7.7%,GB增加3.2%。

　　結(jié)語

　　通過增加調(diào)零電阻可以擴(kuò)展基本二級CMOS電路的單位增益帶寬，而且通過調(diào)整密勒電容的值還能保證電路有相同的相位裕量，從而保證電路的穩(wěn)定性。根據(jù)計算公式以及實驗仿真結(jié)果可以看出，隨著R的增大，GB值增大，但是相位裕度會非線性減小，在保證相位裕度大于60o的條件下，R的變化范圍在15%之內(nèi)。密勒電容Cc增加5%，GB減小了15%，相位裕度增加了3.4%。較小的相位裕度增量要犧牲較大的單位增益帶寬，在應(yīng)用中要根據(jù)實際要求尋求一個平衡點。