在FPGA中集成高速串行收發(fā)器面臨的挑戰(zhàn)(04-100)

　　設(shè)計和仿真方法

　　FPGA構(gòu)架不同，收發(fā)器的設(shè)計方法也不同，這就對集成提出了挑戰(zhàn)。收發(fā)器包括PLL(鎖相環(huán))，CDR，預(yù)加重，均衡器，速率匹配器，字節(jié)對準器，8B10B編/解碼器，模式檢測器和狀態(tài)機在內(nèi)的混合信號模塊。

　　設(shè)計收發(fā)器和FPGA需要新的混合信號仿真環(huán)境。首先，采用標準的SPICE網(wǎng)表來設(shè)計和仿真獨立的模擬信號模塊。當對多個模擬信號模塊進行仿真時，從復位喚醒至CDR鎖定，以獲得字節(jié)對準等系統(tǒng)級測試的仿真時間會非常長，因此需要謹慎處理。

　　為克服這些障礙，所有的模擬模塊由HDL進行表征。對具體的每一個系統(tǒng)級測試，那些不重要的特定模擬模塊可以用HDL模型代替，而其他模塊仍舊采用SPICE網(wǎng)表。這些混合HDL/SPICE模擬模塊網(wǎng)表同數(shù)字模塊的HDL模型(或者在一些情況下，是具有回饋時序的門級網(wǎng)表)一起構(gòu)成了實際的系統(tǒng)級仿真。以上的混合信號仿真方法還利用了基于數(shù)字邏輯RTL仿真的Verilog測試標準。

　　FPGA還有另一個獨特的驗證問題。需要對FPGA設(shè)計工具(例如Quartus)所認定的數(shù)百萬個CRAM進行功能驗證。設(shè)計工具的內(nèi)部數(shù)據(jù)庫和IC設(shè)計的“混合Verilog/圖表”數(shù)據(jù)庫都采用了一套共同的輸入矢量和CRAM設(shè)置。所有的仿真結(jié)果必須匹配。

　　布板集成

　　布板有兩個難點：收發(fā)器模塊同F(xiàn)PGA其他部分的電隔離以及收發(fā)器和FPGA的不同布線規(guī)則。

　　收發(fā)器對抖動產(chǎn)生和容限規(guī)范的嚴格要求使得收發(fā)器和FPGA其余部分必須進行分離。收發(fā)器模塊由一圈深N阱環(huán)繞，隔絕來自FPGA結(jié)構(gòu)的噪聲，防止耦合進PLL和CDR等敏感電路。每一個收發(fā)器模塊的電源和地都有不同之處，彼此進行隔離，每一個都連接到自己的地和電源球上。

　　盡管都在同一個晶片上，F(xiàn)PGA和收發(fā)器的設(shè)計規(guī)則還是略有不同。對于收發(fā)器和FPGA，完全的芯片布線驗證需要分開DRC和LVS。圍繞收發(fā)器的一個環(huán)被定義為中間連接區(qū)，只有金屬導引的信號能夠穿過這一區(qū)域。一旦我們驗證了收發(fā)器和FPGA滿足DRC，則采用一個部分設(shè)計規(guī)則檢查中間連接區(qū)，以便將他們并入一個數(shù)據(jù)庫中。

　　封裝選擇

　　進行很好的封裝選擇以支持吉比特以上的速率是非常重要的。采用多層FR4材料作為基底的倒裝焊細線BGA(球狀柵格陣列)封裝可以滿足這種要求。高速I/O通道首先進行設(shè)計，其走線越短越好。此外，我們控制走線阻抗，保證高速信號通過的過孔數(shù)量最少。在晶片針腳和封裝球之間200多個重要通道的仿真實現(xiàn)了最佳的信號完整性。使用HFSS和Ansoft等高級建模工具來提取走線和過孔的SPICE模型。最后，還需要特別注意電源、地平面和通道以減小串擾和噪聲。

　　結(jié)語

　　在FPGA，ASSP和ASIC中集成收發(fā)器不會僅停留在3.125Gbps的速率上。下一代FPGA將嵌入運行在6.5Gbps至10Gbps的高速收發(fā)器。這種集成趨勢將隨著數(shù)據(jù)傳輸速率的提高而不斷擴大。■