FPGA在高速互連中的應(yīng)用

　　在技術(shù)發(fā)展的進(jìn)程中，某些出現(xiàn)的里程碑式技術(shù)甚至引起了發(fā)展方向的全盤改變。最初常用的并行打印機(jī)端口現(xiàn)在幾乎已經(jīng)絕跡了。系統(tǒng)結(jié)構(gòu)以8/16/32位并行總線的方式實(shí)現(xiàn)硅器件和存儲(chǔ)器之間的互連。傳統(tǒng)的系統(tǒng)背板會(huì)定義寬度達(dá)64位的并線總線。由于用戶對(duì)更高保真度多媒體體驗(yàn)的需求不斷提升，導(dǎo)致數(shù)據(jù)率不斷提高，系統(tǒng)數(shù)據(jù)吞吐量的要求呈現(xiàn)幾何級(jí)數(shù)的增長(zhǎng)。不過(guò)，增加并行總線的寬度和時(shí)鐘的頻率并不是長(zhǎng)期可行的解決方案，因?yàn)檫@種方法本身已經(jīng)達(dá)到了某些技術(shù)死角，主要會(huì)碰到的問(wèn)題包括PCB的空間限制、信號(hào)噪聲、信號(hào)完整性和避免信號(hào)互相干擾、布線長(zhǎng)度、建立和保持時(shí)間(setup & hold time) 的要求以及電磁輻射(EMI) 等。

　　如今，從板上器件之間到嵌入式系統(tǒng)和外部的接口，許多開(kāi)發(fā)都采用高速互連，如RapidIO、XAUI、USB和HDMI等等。

　　高速串行互連是標(biāo)志并行數(shù)據(jù)總線向串行總線轉(zhuǎn)變的技術(shù)里程碑，這種技術(shù)是減少設(shè)計(jì)師面臨的信號(hào)阻塞問(wèn)題的方法。這種轉(zhuǎn)變是由業(yè)界對(duì)系統(tǒng)成本和系統(tǒng)擴(kuò)展能力的要求所推動(dòng)的。隨著芯片技術(shù)的發(fā)展和芯片尺寸的縮小，用速率達(dá)數(shù)千兆位的高速串行互連來(lái)取代傳統(tǒng)的并行結(jié)構(gòu)變得簡(jiǎn)單易行。

　　技術(shù)發(fā)展

　　低壓差分信號(hào)技術(shù)(LVDS) 是隱含在許多高速串行互聯(lián)標(biāo)準(zhǔn)定義后面的核心電子信號(hào)技術(shù)。當(dāng)數(shù)據(jù)率高于3Gbps時(shí)，電流模式邏輯 (CML) 和低壓正射極耦合邏輯(LVPECL) 是關(guān)鍵技術(shù)。

　　功耗和數(shù)據(jù)率是取舍各種信號(hào)技術(shù)方法的關(guān)鍵因素。

　　為進(jìn)一步降低信令引腳的數(shù)量和信號(hào)布線的長(zhǎng)度，從而降低電路板的設(shè)計(jì)復(fù)雜程度，時(shí)鐘被嵌入到了數(shù)據(jù)中。在接收端，需要對(duì)時(shí)鐘數(shù)據(jù)進(jìn)行恢復(fù)，這種方法已經(jīng)發(fā)展成熟并被許多串行通信系統(tǒng)所廣泛采用。

　　此外，為提高抗噪能力和共模抑制能力，LVDS信號(hào)技術(shù)大多采用交流耦合。這就需要直流平衡線路編碼方案并保持有足夠的切換用于時(shí)鐘恢復(fù)。我們采用IBM開(kāi)發(fā)的8b/10b編碼方案或類似的方案，將8位字轉(zhuǎn)化成10位的符號(hào)并最終用于傳輸。8b/10b編碼還包括用于同步的特殊控制字符(被稱為“K字符”) 。

　　高速串行接口通常用于各種芯片之間的接口、背板的互連以及設(shè)備與設(shè)備的連接。以下是被廣泛采用的一些串行互連協(xié)議：

　　芯片到芯片/背板串行互連：

　　XAUI

　　Rapid I/O

　　SATA

　　PCIe

　　CPRI (控制設(shè)計(jì)和基站間的3G通信協(xié)議)

　　硬件機(jī)箱設(shè)備與設(shè)備的串行電纜接口：

　　HDMI, DVI, 顯示端口

　　USB

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　　FPGA在數(shù)千兆位開(kāi)發(fā)中的應(yīng)用和設(shè)計(jì)挑戰(zhàn)

　　高速串行協(xié)議開(kāi)發(fā)的進(jìn)展迅速，實(shí)現(xiàn)可靠設(shè)計(jì)解決方案成為設(shè)計(jì)師面對(duì)的挑戰(zhàn)，因此一種能方便進(jìn)行設(shè)計(jì)變動(dòng)、測(cè)試和調(diào)試的平臺(tái)能有效幫助客戶驗(yàn)證設(shè)計(jì)以及盡快將產(chǎn)品投放市場(chǎng)。Xilinx的Virtex系列FPGA 帶有嵌入式RocketIO收發(fā)器硬內(nèi)核，從而具備了這種靈活性。這種器件在一片器件中集成了最多24個(gè)RocketIO，能實(shí)現(xiàn)內(nèi)部通道綁定的多通道方式，也可以實(shí)現(xiàn)去失真。

　　利用Rocket I/O內(nèi)核在信號(hào)強(qiáng)度、信號(hào)預(yù)加重/去加重和數(shù)控阻抗方面的可編程性，很容易實(shí)現(xiàn)不同的I/O標(biāo)準(zhǔn)。利用FPGA來(lái)實(shí)現(xiàn)還可以在FPGA結(jié)構(gòu)內(nèi)部很快實(shí)現(xiàn)標(biāo)準(zhǔn)協(xié)議。高速接口意味著器件內(nèi)有大量需要處理的數(shù)據(jù)，而在FPGA內(nèi)部很容易實(shí)現(xiàn)并行處理結(jié)構(gòu)。我們相信，由于FPGA的成本已經(jīng)開(kāi)始下降且FPGA對(duì)于不斷發(fā)展的串行協(xié)議標(biāo)準(zhǔn)有更良好的適應(yīng)性，將有越來(lái)越多應(yīng)用采用FPGA而不是ASSP來(lái)進(jìn)行接口標(biāo)準(zhǔn)的處理。

　　如同高速網(wǎng)絡(luò)交換和采用多處理器結(jié)構(gòu)的超級(jí)計(jì)算機(jī)一樣，在多FPGA的設(shè)計(jì)中千兆位收發(fā)器的采用是必然的。帶有RocketIO收發(fā)器的FPGA會(huì)成為連接處理器矩陣和FPGA的唯一互連選擇，以確保整個(gè)板上處理器矩陣間的數(shù)據(jù)吞吐能力。

　　當(dāng)實(shí)現(xiàn)高速串行連接時(shí)，不可避免地會(huì)碰到傳輸線的影響和信號(hào)完整性問(wèn)題。這些都是高速互連設(shè)計(jì)中必須小心處理的難題。

　　時(shí)鐘源&時(shí)鐘抖動(dòng)

　　串行數(shù)據(jù)抖動(dòng)：

　　總抖動(dòng)

　　隨機(jī)抖動(dòng)

　　確定性抖動(dòng)

　　信號(hào)調(diào)理特性

　　電纜和PCB布線中的介質(zhì)損耗

　　預(yù)加重和去加重驅(qū)動(dòng)器(頻率選擇性放大器和衰減器)

　　均衡(無(wú)源和有源均衡)

　　下面是一個(gè)通用數(shù)千兆位串行互連的實(shí)現(xiàn)框圖及相關(guān)要求。

　　調(diào)試工具

　　要提供一個(gè)完整可靠的解決方案，在設(shè)計(jì)調(diào)試方面的專業(yè)經(jīng)驗(yàn)和效率都至關(guān)重要。設(shè)計(jì)人員通常需要注意板級(jí)的信號(hào)完整性，這也往往是容易出現(xiàn)問(wèn)題的地方。千兆位設(shè)計(jì)需要專門的設(shè)備來(lái)捕獲板上的高速串行信號(hào)。所以在進(jìn)行電路板設(shè)計(jì)時(shí)預(yù)留的一些方便信號(hào)探針附著的測(cè)試點(diǎn)，以確保被測(cè)試單元在考慮負(fù)載和被施加干擾時(shí)能切實(shí)捕獲信號(hào)。

　　要分析速度高達(dá)3Ghz (例如PCIe，XAUI等)的串行協(xié)議，需要采樣速度20 Gs /秒以上的6Gh或更高速的數(shù)字信號(hào)分析裝置。這種范圍的儀器通常能分析和生成眼圖(Eye-Diagram)、誤碼率“澡盆”(bathtub)曲線圖、進(jìn)行抖動(dòng)分析和捕獲各種躍遷瞬間。

　　我們使用FPGA這類可編程器件的好處之一(由于其可編程能力)是可以用它來(lái)產(chǎn)生測(cè)試信號(hào)并能象信號(hào)分析器一樣來(lái)捕獲和分析片上的信號(hào)。這就能斷開(kāi)板級(jí)信號(hào)通路進(jìn)行鏈路性能測(cè)試。Xilinx的Chipscope Pro SerialIO 工具套件中已經(jīng)包括了IBERT(內(nèi)部誤碼率測(cè)試)。這就象嵌入在FPGA中的一種高速串行數(shù)據(jù)分析數(shù)字示波器。這種非常有用的方法很方便在信號(hào)的端點(diǎn)進(jìn)行板級(jí)信號(hào)完整性分析。

　　至于在Xilinx FPGA構(gòu)造內(nèi)實(shí)現(xiàn)的應(yīng)用設(shè)計(jì)，使用ChipScope Pro Analyzer工具可以繼續(xù)進(jìn)行可視化的設(shè)計(jì)模塊調(diào)試。

　　串行互連的未來(lái)

　　高速千兆位互連必然會(huì)成為今后芯片間(chip-to-chip)、電路板間(board-to-board) 或設(shè)備間(box-to-box) 通信的發(fā)展方向。收縮技術(shù)(Shrinking technology) 提高了數(shù)據(jù)處理的速度。更高的處理速度意味著大吞吐量數(shù)據(jù)設(shè)備需要讀入多得多的數(shù)據(jù)并且會(huì)有巨量處理后的輸出數(shù)據(jù)噴涌而出。同時(shí)，隨著芯片因工藝的提升而進(jìn)一步縮小，在芯片中能有效地實(shí)現(xiàn)可以作為高速串行干線連接網(wǎng)關(guān)的高速串行解串器(SERDEs)和驅(qū)動(dòng)器。

　　差分信號(hào)技術(shù)會(huì)繼續(xù)向驅(qū)動(dòng)高達(dá)10Gbps及以上單線數(shù)據(jù)傳輸率的方向發(fā)展。芯片互連很快會(huì)取代并行接口，串行接口會(huì)成為普遍采用的芯片間接口。存儲(chǔ)器(DRAM或SRAM) 將通過(guò)高速串行存儲(chǔ)器接口來(lái)連接。

　　在電路板設(shè)計(jì)和布局時(shí)，設(shè)計(jì)人員會(huì)優(yōu)先考慮信號(hào)對(duì)的路線安排和如何確保信號(hào)的完整性，而不是并行總線的布線位置分配。PCB板布局設(shè)計(jì)工程師必須了解微波傳輸帶和帶狀線的信號(hào)完整性以及如何實(shí)現(xiàn)信號(hào)完整性的仿真。PCB板設(shè)計(jì)人員必須具備高頻或RF設(shè)計(jì)領(lǐng)域的知識(shí)和特殊技巧。

　　如同早期TTL向LVCMOS電平轉(zhuǎn)變時(shí)的情況一樣，可能會(huì)被制訂一個(gè)商定的標(biāo)準(zhǔn)，以統(tǒng)一芯片間高速串行互連的標(biāo)準(zhǔn)。這很像開(kāi)發(fā)一個(gè)板上的網(wǎng)絡(luò)，在不同芯片中提供了一個(gè)即插即用的接口。這種方法的好處是可以采用更少引腳數(shù)的封裝，從而減小封裝尺寸，降低封裝成本，最終降低器件成本。

　　當(dāng)所有這一切都被充分定義和開(kāi)發(fā)后，F(xiàn)PGA將成為快速驗(yàn)證、采納某種標(biāo)準(zhǔn)和將最新的串行互連協(xié)議生產(chǎn)化及實(shí)用化的可編程平臺(tái)。