基于FPGA的VXI總線寄存器基模塊接口電路設(shè)計(jì)(06-100)

　　中斷控制與響應(yīng)的處理

　　VXI的中斷請求和響應(yīng)的處理完成如下任務(wù)：

　　·使用7根中斷請求線之一向監(jiān)視中斷請求線的中斷處理器請求一個中斷。

　　·監(jiān)控地址總線的最低3位VA[3..1]、IACKIN*、IACK*，當(dāng)IACKIN*傳遞到本模塊時，比較VA[3..1]與自己使用的中斷請求IRQN*來判斷是否為所請求的中斷。

　　·確認(rèn)時,切斷中斷菊花鏈,并撤銷中斷請求，為中斷器提供1~4字節(jié)的狀態(tài)/識別消息；如果中斷響應(yīng)條件不滿足,則驅(qū)動IACKOUT*為低電平，將中斷應(yīng)答菊花鏈信號傳遞到下一個插槽的相應(yīng)模塊,中斷請求繼續(xù)有效。

　　FPGA的設(shè)計(jì)

　　FPGA的設(shè)計(jì)一般采用比較流行的MAX+PLUS II軟件，實(shí)現(xiàn)VXI總線接口電路，FPGA的設(shè)計(jì)流程包括以下幾個部分：

　　·設(shè)計(jì)輸入。邏輯設(shè)計(jì)的輸入方法有圖形輸入、文本輸入、波形輸入和由第三方EDA工具生成的EDIF網(wǎng)表輸入等。其中較常用的是圖形輸入和文本輸入。圖形輸入使用軟件系統(tǒng)提供的元器件庫及各種符號和連線畫出電原理圖，形成原理圖輸入文件。文本輸入是指以各種硬件描述語言為設(shè)計(jì)工具的設(shè)計(jì)方法。MAX+PLUS II軟件包含集成的文本編輯程序和綜合工具，可以使用VHDL(超高速集成電路硬件描述語言)、Verilog HDL、AHDL(Altera硬件描述語言)等硬件描述語言設(shè)計(jì)電路。

　　·編譯。主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。

　　·仿真。是將編譯產(chǎn)生的延時信息加入到設(shè)計(jì)中，進(jìn)行布局布線后的仿真，與實(shí)際器件工作時的情況基本相同，可以檢驗(yàn)電路的邏輯關(guān)系受布局布線的影響程度。

　　·時序分析?？梢杂?jì)算點(diǎn)到點(diǎn)的器件延時矩陣，確定器件引腳上的建立時間與保持時間要求，以及關(guān)鍵路徑的傳播延時。

　　·器件編程。用EPROM或編程電纜將經(jīng)仿真驗(yàn)證的配置文件寫入FPGA。

　　·在線校驗(yàn)。給系統(tǒng)加入實(shí)際激勵，進(jìn)行測試，以檢查是否完成預(yù)定功能。

　　利用FPGA技術(shù)開發(fā)VXI接口電路時，要根據(jù)設(shè)計(jì)需要選擇合適的開發(fā)系統(tǒng)。針對不同的VXI模塊設(shè)計(jì)，選用相應(yīng)容量和引腳數(shù)的FPGA芯片。在具體選擇FPGA芯片型號時，應(yīng)該考慮以下幾個因素：芯片內(nèi)部可用邏輯門數(shù)量、引腳對引腳(pin-to-pin)邏輯延遲時間、芯片的封裝和引腳數(shù)等。在芯片的封裝選擇上，對于支持在線配置的芯片，可以選用表面貼裝的，而對于只能用編程器配置的芯片，應(yīng)盡量選用類似PLCC的封裝，并考慮使用IC座。

　　結(jié)語

　　用可編程器件設(shè)計(jì)VXIbus模塊的接口電路使設(shè)計(jì)大大簡化了，縮短了開發(fā)周期，同時VXIbus模塊的設(shè)計(jì)又有一定的規(guī)律可循，尤其是上文所提到的大部分內(nèi)容在VXIbus模塊設(shè)計(jì)中具有良好的通用性，設(shè)計(jì)者可以根據(jù)功能要求的不同設(shè)計(jì)不同的邏輯電路，而接口部分的設(shè)計(jì)，可依據(jù)上文進(jìn)行開發(fā)。