使用Quartus II開發(fā)軟件

　　現(xiàn)今每個工程人員都把精力放在效能上面，即用最少的資源做最多的事情。Altera公司的PLD(可編程邏輯)開發(fā)軟件平臺工具Quartus II 能幫助工程人員提高效能，它是如何實現(xiàn)的呢？概括起來說就是 Quartus II的T.I.P.S.方法。

　　T代表Timequest，新一代ASIC功能時序分析器，支持業(yè)界標(biāo)準(zhǔn)的Synopsys設(shè)計約束(SDC)時序分析方法。

　　I代表Incremental Compilation—增量編譯器，支持自下而上的設(shè)計流程，可以分別建立和優(yōu)化設(shè)計模塊。

　　P 代表PowerPlay—功耗分析和優(yōu)化技術(shù)，能夠?qū)倪M(jìn)行自動優(yōu)化，從設(shè)計概念形成到實施階段，幫助用戶提高功耗管理的效率。

　　S 代表SOPC Builder—可編程片上系統(tǒng)生成器，它避免了繁雜而又容易出錯的系統(tǒng)集成任務(wù)，幫助用戶迅速建立系統(tǒng)。

　　TimeQuest時序分析器

　　新的、使用方便的TimeQuest時序分析器提供完整的GUI用戶界面，建立約束和時序報告，并提供ASIC功能特性，自然地支持Synopsys設(shè)計約束(SDC)格式，以及全腳本功能。TimeQuest時序分析器是 65nm 器件和未來工藝技術(shù)的默認(rèn)時序分析器。 Altera 的 Quartus II 軟件針對 65nm 和以前的設(shè)計繼續(xù)提供標(biāo)準(zhǔn)時序分析器。

　　Altera建議在180nm、90nm和65nm工藝節(jié)點上都使用 TimeQuest 時序分析器。此外，還建議所有移植到65nm器件上的設(shè)計都使用TimeQuest時序分析器。

　　從基本的時序分析要求到高級時序分析要求，與標(biāo)準(zhǔn)時序分析器相比，TimeQuest時序分析器有明顯的優(yōu)勢。

　　基本時序分析要求—TimeQuest提供使用方便的GUI，建立約束，查看時序報告。它提供和標(biāo)準(zhǔn)時序分析器相同的流程 ( 包括默認(rèn)的時鐘約束和 fMAX 報告 ) ，而不必再學(xué)習(xí)SDC或者其他的約束格式。

　　中間時序分析要求—TimeQuest能夠自然地支持 SDC 格式。 TimeQuest簡化了 SDC 的學(xué)習(xí)過程，提供按需的交互式報告功能。 與 標(biāo)準(zhǔn)時序分析器相比， 它能夠建立更精確的時序行為模型 ( 例如，上升 / 下降時序模型 ) 。

　　高級時序要求— TimeQuest提供全腳本功能，建立約束，生成報告，管理時序分析流程。 TimeQuest支持高級報告，并且能夠建立定制報告。 它對SDC的自然支持還能夠輕松實現(xiàn) ASIC 原型開發(fā)，或者移植為硬拷貝的結(jié)構(gòu)化 ASIC 。

　　Incremental Compilation增量式編譯器

　　Quartus II 軟件首次實現(xiàn)了 FPGA 業(yè)界的漸進(jìn)式編譯功能，支持自上而下和自下而上基于團(tuán)隊的設(shè)計，縮短了設(shè)計迭代的編譯時間，同時保持性能不變，使 Quartus II 軟件成為高密度 FPGA 設(shè)計中效率最高的軟件。使用 Quartus II 軟件可以迅速完成高密度 FPGA 設(shè)計。

　　Quartus II 漸進(jìn)式設(shè)計在功能上的改進(jìn)包括了基于團(tuán)隊的工程管理流程，大大提高了團(tuán)隊設(shè)計的效率。在新的工程管理器界面中，用戶可以生成所有的自下而上的設(shè)計分區(qū)工程，讓每個工程師獨立地進(jìn)行開發(fā)和優(yōu)化，然后將結(jié)果集成到整個設(shè)計中。在系統(tǒng)集成階段，系統(tǒng)規(guī)劃人員還可以對準(zhǔn)備好的優(yōu)化設(shè)計模塊逐步進(jìn)行集成，同時保持設(shè)計模塊的性能不變。

　　通過縮短編譯時間，用戶可以由原來的每天只能迭代一到兩次提高到現(xiàn)在的四到十次，極大地提高了設(shè)計效能。

　　漸進(jìn)式編譯功能使設(shè)計人員能夠為綜合和適配 / 邏輯布局確定物理和邏輯分區(qū)，如圖1 所示。 

　　Quartus II 軟件在處理設(shè)計時，保留用戶指定的分區(qū)，能夠優(yōu)化特定分區(qū)而不變動其他分區(qū)。高級優(yōu)化技術(shù)會導(dǎo)致編譯時間增加，而漸進(jìn)式編譯功能則降低了這種影響，提高時序逼近性能，在特定設(shè)計分區(qū)上使用物理綜合等高級優(yōu)化技術(shù)，保持其他分區(qū)不變。

　　例如，如果頂部分區(qū)和 F 分區(qū)已經(jīng)達(dá)到性能要求，那么用戶可以只修改 B 分區(qū)或者打開物理綜合功能，重新編譯設(shè)計來進(jìn)一步優(yōu)化設(shè)計的總體性能。

　　用戶可以方便地在 Quartus II 軟件工程導(dǎo)航器層次視圖中分配分區(qū)。 完成設(shè)計分區(qū)后，設(shè)計人員通過為每個分區(qū)設(shè)置一個網(wǎng)表類型屬性，實現(xiàn)對設(shè)計處理過程的高級控制。

　　PowerPlay功率分析和優(yōu)化技術(shù)

　　引入Quartus II 的PowerPlay功率分析和優(yōu)化技術(shù)后，Altera在軟件技術(shù)上領(lǐng)先的傳統(tǒng)得到了進(jìn)一步的鞏固。PowerPlay技術(shù)可以使用戶對動態(tài)和靜態(tài)功耗進(jìn)行精確地分析和優(yōu)化。

　　PowerPlay使用戶能夠在早期設(shè)計概念到設(shè)計實施階段過程中對功耗進(jìn)行估算，如圖2所示。

　　設(shè)計人員可以在設(shè)計概念產(chǎn)生階段，利用PowerPlay前期功率估算器表單對靜態(tài)和動態(tài)功耗進(jìn)行估算。利用新的PowerPlay功率分析器功能，在設(shè)計實施階段對功率進(jìn)行精確估算。

　　利用PowerPlay功率分析器功能，通過前期功率估算器表單提高了功耗估算的精度。該表單包括：

　　·考慮器件資源使用和布局布線結(jié)果；

　　·考慮功能和時序仿真輸入/輸出激勵；

　　·當(dāng)仿真矢量輸入無效時，對預(yù)期的設(shè)計節(jié)點工作速率進(jìn)行統(tǒng)計分析。

　　PowerPlay生產(chǎn)詳細(xì)的報告，指明哪種器件結(jié)構(gòu)甚至是設(shè)計層次模塊消耗了最大的功耗。圖3列出了PowerPlay功率分析器報告。

　　SOPC Builder可編程片上系統(tǒng)生成器

　　在建立一個系統(tǒng)時，最耗時的任務(wù)是根據(jù)系統(tǒng)要求集成大量的組件。SOPC Builder避免了手動系統(tǒng)集成任務(wù)，使用戶能夠?qū)⒕性诙ㄖ朴脩暨壿嬙O(shè)計上，從而突出系統(tǒng)優(yōu)勢。Quartus II 設(shè)計軟件的所有版本均包括SOPC Builder 系統(tǒng)生成工具。SOPC Builder具有：

　　·使用方便的 GUI 界面，幫助用戶高效地建立并修改系統(tǒng)；

　　·自動集成常用的 SOPC Builder 組件、Altera知識產(chǎn)權(quán) (IP)、Altera宏功能合作伙伴計劃 (AMPP) IP，以及定制組件內(nèi)核等；
 
　　·高效地連接外部處理器和SOPC Builder可用IP庫，包括Serial RapidIO、千兆以太網(wǎng)、PCI和PCI Express；

　　·建立自己的可重用定制組件；

　　·生成系統(tǒng) HDL，包括針對系統(tǒng)組件集成需求而經(jīng)過優(yōu)化的系統(tǒng)互聯(lián)架構(gòu)。

　　用戶可以在全部或者部分FPGA以及MAX II CPLD 系統(tǒng)設(shè)計中使用SOPC Builder。采用SOPC Builder接口來選擇元件，以及元件間的連接，用戶會發(fā)現(xiàn)系統(tǒng)集成任務(wù)能夠在幾分鐘內(nèi)完成。SOPC Builder應(yīng)用包括：

　　·構(gòu)建定制Nios II 嵌入式處理器解決方案；

　　·采用外設(shè)擴(kuò)展定制單機(jī)處理器；

　　·通過PCI接口連接至ASSP專用標(biāo)準(zhǔn)產(chǎn)品和CPU；

　　·構(gòu)建數(shù)字信號處理（DSP）的協(xié)處理器。

　　例如，用戶可以使用SOPC Builder和Altera Nios II處理器定義一個定制處理器方案，見圖4。

　　同樣，采用SOPC Builder元件編輯器功能，用戶可以輕松實現(xiàn)幾乎所有外部處理器以及DSP的接口。

　　如果用戶使用SOPC Builder和SOPC Builder Ready的PCI MegaCore編譯器，將容易構(gòu)建通過PCI接口實現(xiàn)與這些ASSP以及外部處理器進(jìn)行通信的系統(tǒng)。

　　采用SOPC Builder可以構(gòu)建DSP協(xié)處理器，分擔(dān)DSP器件的任務(wù)。還可以利用Altera FPGA并行DSP處理能力，提升系統(tǒng)的DSP處理性能。

　　SOPC Builder直觀的用戶界面使用戶能夠輕松地選擇元件，進(jìn)行參數(shù)賦值，選擇元件間的連接，生成包括互連在內(nèi)的完整系統(tǒng)，自動生成方便軟件工程師使用的存儲器映射頭文件。

　　結(jié)語

　　Quartus II T.I.P.S方法能夠提高PLD的設(shè)計效能，是行之有效的捷徑。

　　用戶和充分利用Altera公司提供的資源，免費下載最新Quartus II軟件：www.altera.com.cn/download，以及Quartus II 開發(fā)軟件7.1文檔：http://www.altera.com.cn/literature/lit-qts.jsp。

　　另外，“Show me, Guide me, Test me”, 是一個集成在Quartus II中非常好的學(xué)習(xí)工具，用戶可以在安裝完Quartus II 軟件后，從HELP菜單中TUTORIAL欄里獲得。