采用混合信號控制器進(jìn)行混合工作

        與任何其他的電池供電設(shè)備一樣，電源管理是至關(guān)重要的。為了降低功耗，首要任務(wù)就是在集成的模擬電路不使用時(shí)將其關(guān)閉。由于所有模擬電路都嵌入在快閃 MCU 中，其完全由軟件控制的，可以方便地進(jìn)行操作。

        除了功耗要最低之外，手持醫(yī)療機(jī)械還必須提供足夠好的性能與功能，能夠在不同的操作狀態(tài)下快速切換。系統(tǒng)時(shí)鐘計(jì)時(shí)必須具備相應(yīng)的靈活性，以滿足以下彼此沖突的要求：

保證正確時(shí)基的穩(wěn)定性；

低功率可實(shí)現(xiàn)更長的電池壽命；

實(shí)現(xiàn)高性能的速度；

快速響應(yīng)事件的靈活性。

        我們首選的的方法是使用 32 kHz 的表面晶體作為輔助時(shí)鐘 (ACLK)，實(shí)現(xiàn)低功耗與穩(wěn)定性，并采用快速啟動的高速片上數(shù)控振蕩器 (DCO) 作為系統(tǒng)的主時(shí)鐘 (MCLK)。ACLK 時(shí)鐘始終保持開啟狀態(tài)，僅作為計(jì)時(shí)器的時(shí)鐘以發(fā)出實(shí)時(shí)中斷。高速M(fèi)CLK作為CPU與高速外設(shè)的時(shí)鐘，能夠?qū)崿F(xiàn)更強(qiáng)的處理功能和更快的事件響應(yīng)。DCO 是低 Q 值 RC類振蕩器，延遲近于零，啟動時(shí)間不到6us。

        在 DCO 快速啟動的同時(shí)，還可根據(jù)溫度與電壓變動頻率。為了管理 DCO 時(shí)鐘并獲得穩(wěn)定的輸出，我們采用頻率鎖定環(huán) (FLL)。FLL是連續(xù)的頻率積分器，持久在后臺根據(jù)穩(wěn)定參考的分壓器 ACLK 調(diào)節(jié) DCO。分壓的 DCO 與 ACLK 相比較，以 10 比特的加減計(jì)數(shù)器增加或減少DCO，使分壓的 DCO 頻率與 ACLK 頻率相匹配。這是 DCO 與 ACLK 相乘的結(jié)果。

        DCO/FLL 組合實(shí)現(xiàn)了事件驅(qū)動的極低功耗激活特性，電流時(shí)間長度較長，最小化待機(jī)模式，又不降低性能。當(dāng)中斷要求從系統(tǒng)獲得服務(wù)時(shí)，正常情況下 DCO 在待機(jī)狀態(tài)下會自動啟動?？焖夙憫?yīng)的高速 DCP 時(shí)鐘計(jì)時(shí)系統(tǒng)盡快地為請求提供服務(wù)，而后再返回待機(jī)狀態(tài)。

        始終開啟的 ACLK 時(shí)鐘計(jì)時(shí)器提供了方便的嵌入式實(shí)時(shí)時(shí)鐘。計(jì)時(shí)器每秒鐘觸發(fā)一個(gè)中斷。由于 DCO 幾乎不需要啟動時(shí)間，因此嵌入式實(shí)時(shí)時(shí)鐘功能不需要任何成本就可作為簡單的軟件功能實(shí)現(xiàn)，而且不會對整體性能造成影響。一個(gè)基本的實(shí)時(shí)時(shí)鐘功能要求不到 100 個(gè) CPU 周期。CPU 時(shí)鐘速度標(biāo)量為 1 MHz 時(shí)，實(shí)時(shí)時(shí)鐘功能的工作時(shí)間為每秒 100us，或 0.0001%。工作中的 CPU 電流為 250uA 時(shí)，實(shí)時(shí)時(shí)鐘功能向整體系統(tǒng)功率預(yù)算添加的不足 25nA 。

保持靈活性

        混合信號快閃MCU的功能在集成性方面相當(dāng)出色，但大多數(shù)應(yīng)用都不會為了集成而放棄模擬設(shè)計(jì)的靈活性。從芯片制造商的角度來看，最希望的是讓產(chǎn)品能夠滿足盡可能廣泛的應(yīng)用領(lǐng)域，從而實(shí)現(xiàn)較高的投資回報(bào)。為了解決靈活性這一問題，混合信號快閃MCU利用了其內(nèi)在的可編程性，提供了軟件上可配置的模擬外設(shè)，而不僅只是固定的功能。

        嵌入式ADC就輸入通道、采樣時(shí)間、采樣率以及電壓參考源都提供了完全的控制。只需在控制寄存器中設(shè)置一下數(shù)字，就可通過軟件針對應(yīng)用選擇所需的特性。DAC 可提供選擇輸出格式、觸發(fā)源、多個(gè)DAC分組以及為實(shí)現(xiàn)功率驅(qū)動的最佳平衡而配置模擬輸出緩沖的功能。運(yùn)算放大器通常是所有設(shè)計(jì)中最具體、最關(guān)鍵的模擬組件，具有若干寄存器，可實(shí)現(xiàn)全面的可編程性，其中包括建立時(shí)間、軌至軌輸入以及反饋電阻等。在嵌入多個(gè)運(yùn)算放大器的幫助下，可輕松實(shí)施諸如差分放大器與測量放大器等復(fù)雜的電路。

        由于所有所需的模擬與數(shù)字特性都由基于快閃的軟件進(jìn)行配置，因此我們直到在最終產(chǎn)品出貨之前都可以不斷模擬優(yōu)化設(shè)計(jì)，不必為較長的研制周期 ASIC 而頭疼，也不會出現(xiàn)再設(shè)計(jì)成本。此外，利用基于快快閃的配置，相同的硬件可就幾種不同的最終產(chǎn)品重復(fù)使用。舉例而言，某產(chǎn)品須向幾個(gè)不同的地區(qū)出貨，要求不同的用戶界面。利用快快閃，我們就可以嵌入具體地區(qū)的配置，而所有其他特性都是相同的?；诳炜扉W的產(chǎn)品還具備售后可升級性。

更高的性能

        在混合信號快閃MCU中嵌入模擬功能消除了分離設(shè)備之間彼此接口的開銷，從而提高了系統(tǒng)性能。數(shù)據(jù)轉(zhuǎn)換器與 MCU之間的通用接口是同步外設(shè)接口（SPI）總線。SPI接口占用的板級空間極少，僅要求帶有四個(gè)信號引腳的MCU串行端口：芯片選擇、時(shí)鐘、數(shù)據(jù)輸入以及數(shù)據(jù)輸出。更大的成本是為SPI中斷提供常規(guī)服務(wù)時(shí)發(fā)生的軟件開銷，通常中斷造成的開銷在50個(gè)系統(tǒng)CPU周期范圍內(nèi)，此外還須存儲接收與傳遞的數(shù)據(jù)。在ADC采樣率為100ksps、每個(gè)采樣開銷為50周期情況下，MCU必須每秒保持5,000,000個(gè)周期。在另一方面，利用嵌入式數(shù)據(jù)轉(zhuǎn)換器，服務(wù)非常簡單，只需讀取單一的寄存器，再將結(jié)果移動至存儲器即可，從而可減少系統(tǒng)周期和功耗達(dá)50% 以上。

        為了進(jìn)一步提高性能并降低功耗， （如MSP430FG43x）還包括直接內(nèi)存存取 ( DMA) 控制器。DMA 在嵌入式混合信號外設(shè)之間提供了最終的訪問連接，可以實(shí)現(xiàn)完全可配置的自動化數(shù)據(jù)傳輸，并且不占用 CPU。對重復(fù)性將數(shù)據(jù)移進(jìn)移出存儲表的數(shù)據(jù)轉(zhuǎn)換器等外設(shè)而言，DMA的性能提升非常明顯。利用DMA，每次傳輸只需兩個(gè)系統(tǒng)周期，與那些與外部設(shè)備相連的系統(tǒng)相比，減少的系統(tǒng)開銷高達(dá)25倍。利用DMA，最新可用的系統(tǒng)資源可以再次分配，實(shí)現(xiàn)更先進(jìn)、更多樣化的特性，也可用顯著延長等待間隔，減少功耗，以延長電池壽命。

多方面工作的結(jié)合

        目前基于快閃 MCU 的混合信號 ASSP 的開發(fā)要做到快速投放市場、封裝致密以及更精確的模擬，這就要求新的思維方式。經(jīng)典的 MCU 風(fēng)格在線仿真器 (ICE) 已被嵌入式仿真所取代。嵌入式仿真邏輯的小內(nèi)核駐留于實(shí)際的 ASSP 上，采用業(yè)界標(biāo)準(zhǔn)的 JTAG 接口可以進(jìn)行串行訪問。隨著高性能混合信號系統(tǒng)的出現(xiàn)，必須保證單位為微伏的模擬信號的完整性，嵌入式仿真的重要性更加明顯。笨拙的 ICE 幾乎不可能實(shí)現(xiàn)這樣精確的信號完整性，因?yàn)?ICE 對電纜串?dāng)_太過敏感。

        從開發(fā)的第一天起，利用嵌入式仿真，固件工程師就可以毫無阻礙地在實(shí)際生產(chǎn)系統(tǒng)中進(jìn)行開發(fā)和故障調(diào)試。由于結(jié)合了ISP快閃存儲器以及無障礙的嵌入式仿真的靈活性，因此目前的混合信號ASSP從設(shè)計(jì)一開始就實(shí)現(xiàn)了真正的系統(tǒng)級開發(fā)，不但降低了成本，避免了重復(fù)開發(fā)，而且還加速了開發(fā)進(jìn)程。