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          基于SPCE061A和CPLD的電動(dòng)自行車充電系統(tǒng)研制

          作者:楊存祥 戈民 王發(fā)群 崔光照 宋鏡波 鄭州輕工業(yè)學(xué)院 時(shí)間:2008-05-19 來源:電子技術(shù)應(yīng)用 收藏

            2.2 語(yǔ)音播放程序設(shè)計(jì)

          本文引用地址:http://www.ex-cimer.com/article/82751.htm

            的D/A轉(zhuǎn)換通道的硬件實(shí)現(xiàn)大致有兩種方式,一種是直接采用數(shù)/模轉(zhuǎn)換器DAC方式,另一種是采用脈寬調(diào)制PWM驅(qū)動(dòng)方式。音頻輸出的結(jié)構(gòu)就是由兩個(gè)DAC通道或一個(gè)PWM驅(qū)動(dòng)通道構(gòu)成。這兩種實(shí)現(xiàn)方式實(shí)質(zhì)都為數(shù)/模轉(zhuǎn)換,都是將數(shù)字信號(hào)轉(zhuǎn)換為電流模擬信號(hào)輸出。的音頻輸出采用雙通道模/數(shù)轉(zhuǎn)換方式,即數(shù)字信號(hào)通過10位DAC轉(zhuǎn)換成3mA驅(qū)動(dòng)的電流模擬信號(hào)輸出。語(yǔ)音提示輸出直接采用DAC通道,經(jīng)信號(hào)放大后,由揚(yáng)聲器輸出。語(yǔ)音播放流程圖如圖4所示。

                 

            2.3 程序設(shè)計(jì)

            VerilogHDL語(yǔ)言是硬件描述語(yǔ)言,是描述硬件電路的功能、信號(hào)連接關(guān)系及定時(shí)關(guān)系的語(yǔ)言,通過語(yǔ)言編程來表示邏輯器件及系統(tǒng)的功能和行為。其具有設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛、硬件描述能力強(qiáng)、與器件工藝無關(guān)、易于共享和復(fù)用等優(yōu)點(diǎn)。與VHDL相比,VerilogHDL是一種非常容易掌握的硬件描述語(yǔ)言,而掌握VHDL設(shè)計(jì)技術(shù)就比較困難。故采用VerilogHDL語(yǔ)言來設(shè)計(jì)接口電路,能充分利用VerilogHDL語(yǔ)言在系統(tǒng)級(jí)硬件描述上的優(yōu)點(diǎn)。

            實(shí)現(xiàn)兩個(gè)多路選擇器和一個(gè)鍵盤掃描電路功能。程序各端口功能如表1所示。datain1由datain1[0]......datain1[17] 18位輸入端口組成,分為6組,每組3個(gè)端口。rs由rs[0]、rs[1]、rs[2]3位端口組成,最多可以表示8個(gè)2進(jìn)制數(shù)(本設(shè)計(jì)用到其中的6個(gè))來表示端口選擇位。dataout1由 dataout1[0]、dataout1[1]、dataout1[2]3位組成,表示輸出端口。datain1、dataout1、rs組成一個(gè)多路選擇器,實(shí)現(xiàn)選擇輸入功能,rs的值決定選擇datain1的哪一組信號(hào)送給dataout1,由dataout1輸出。datain2由datain2[0]、 datain2[1]組成,表示輸入端口。dataout2由dataout2[0]......dataout2[11]12位輸出端口組成,分成6組,每組2位。同理,datain2、 dataout2、rs組成另一個(gè)多路選擇器,實(shí)現(xiàn)選擇輸出功能,rs的值決定選擇datain2的2位信號(hào)從dataout2的哪一組輸出。rt為控制脈沖,當(dāng)為上升沿時(shí)實(shí)現(xiàn)選擇輸入功能,當(dāng)為下降沿時(shí)實(shí)現(xiàn)選擇輸出功能。datain3為16位按鍵輸入口(低電平有效),每位代表一個(gè)按鍵。dataout3為4位按鍵值輸出端口,當(dāng)有按鍵按下時(shí),經(jīng)內(nèi)部狀態(tài)發(fā)生改變,按鍵彈起后,內(nèi)部狀態(tài)經(jīng)CPLD自動(dòng)處理轉(zhuǎn)化為相應(yīng)的鍵值從dataout3輸出(高電平有效)。如當(dāng)datain3位為1111111111111101時(shí),表示2號(hào)鍵按下,dataout3將輸出0010,表示按鍵值為2。

                 

            3 CPLD仿真

            從最初的電路設(shè)計(jì)思想到QuartusII的波形仿真、再到CPLD的芯片編程結(jié)束,開發(fā)設(shè)計(jì)流程圖如圖5所示。

                 

            在QuartusII 平臺(tái)上,對(duì)VerilogHDL程序編譯后,用Simulator對(duì)之進(jìn)行時(shí)序仿真,得到如圖6所示的結(jié)果。

                 

            由圖中可以看到各預(yù)定功能都得到了實(shí)現(xiàn),如datain3為111111011111時(shí),dataout3輸出為0110,仿真結(jié)果完全符合電路的要求。

            基于SPCE061A+CPLD設(shè)計(jì)的系統(tǒng),簡(jiǎn)化了系統(tǒng)軟硬件設(shè)計(jì),提高了電路的穩(wěn)定性和可靠性;使系統(tǒng)設(shè)計(jì)靈活、開發(fā)周期短、集成性更強(qiáng),同時(shí)使系統(tǒng)易于升級(jí)和擴(kuò)展。經(jīng)檢驗(yàn)測(cè)試,各項(xiàng)技術(shù)指標(biāo)均達(dá)到了設(shè)計(jì)要求。

            參考文獻(xiàn)

            1 張鵬舉,李樹華,竇海峰.用單片機(jī)及CPLD實(shí)現(xiàn)的多功能控制系統(tǒng)設(shè)計(jì).內(nèi)蒙古大學(xué)學(xué)報(bào)(自然科學(xué)版),2005;36(3):316~320

            2 李向舜,劉明慧.基于CPLD技術(shù)的AD轉(zhuǎn)換器接口電路設(shè)計(jì).壓電與聲光,2005;27(4):385~389

            3 李春雷,王祖強(qiáng).基于CPLD的電子存包系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).電子技術(shù)應(yīng)用,2005;31(7):69~72

            4 李小波,孫志勇,劉春生.基于CPLD和單片機(jī)的低頻信號(hào)源設(shè)計(jì).儀器技術(shù)與傳感器, 2005;(11):46~49


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