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          H.264中插補算法的VLSI設(shè)計與實現(xiàn)

          作者:李 欣,趙 為,趙興亮,葛海通 時間:2008-05-29 來源:電子技術(shù)應(yīng)用 收藏

            2.2 亮度1/4像素插補電路

          本文引用地址:http://www.ex-cimer.com/article/83288.htm

            亮度1/4像素的線性插補可以用一個加法器和一個移位器實現(xiàn)。圖4為4×4塊1/4像素插補電路的結(jié)構(gòu)圖,采用兩級流水線,輸入部分為18個像素點,利用線性插補生成所需要的1/4像素位置像素。在圖中虛線框部分可以計算出最佳1/2像素點周圍的所 有1/4像素點,輸出給并行處理單元計算9個1/4像素位置的SAD。該架構(gòu)完成一個4×4單元需要6個時鐘,完成一個具有相同運動矢量的4×16塊需要18個時鐘。

                

            的幀間預(yù)測中,一個宏塊(MB)可劃分成16×16、16×8、8×16、8×8、8× 4、4×8、4×4不同模式。這7種模式都可以劃分為16個4×4塊分別進(jìn)行處理。具有相同整像素運動矢量的縱向相鄰4×4塊可以連續(xù)處理以節(jié)省時鐘數(shù)。表1列出了亮度為1/2像素插補和1/4像素插補時流水線處理一個宏塊不同模式分別需要的時鐘數(shù)。

                 

            2.3 色度1/8像素插補電路

            如果利用乘法器來實現(xiàn)色度1/8像素精度的插補電路,對每一個點的插補運算都要用到8個乘法器,無論是面積還是時間都會有很大的開銷。變換公式(7)可得公式(8),可以看出其中含有如(9)式所示的公共運算單元。

            a=round{{(8-y)[(8-x)×A+x×B]+y[(8-x)×C+x×D]}/64}        (8)
            cf=(8-h)×M+h×N                          (9)

            硬件設(shè)計采用兩級處理的結(jié)構(gòu),采用圖5所示的CU單元處理公式(9),色度1/8插補電路結(jié)構(gòu)如圖6所示。由于該結(jié)構(gòu)的兩級間比較平衡,非常容易插入寄存器以減少關(guān)鍵路徑的延時。

                 

            3 實驗結(jié)果

            使用VerilogHDL對本文中提到的設(shè)計進(jìn)行了實現(xiàn),仿真工具使用VCS7.2,綜合工具使用Synopsys Design Compiler(SMIC 0.18μm工藝)。

                 

            文獻(xiàn)[4]中使用6抽頭FIR的4×4塊插補電路流水線結(jié)構(gòu),與本文使用的4抽頭FIR結(jié)構(gòu)進(jìn)行了比較,其電路性能如表2所示。本文的設(shè)計在速度和面積方面均具有非常明顯的優(yōu)勢。使用參考軟件JM7.3分別對亮度1/2像素插補運算中使用6抽頭FIR和4抽頭FIR進(jìn)行仿真比較,采用了4個視頻序列Container、Foreman、News和Tenis。其中每個序列由30個QCIF (Quarter Common Intermediate Format)幀組成,序列形式為IBBPBBPBBP。主要檔次,搜索半徑16,使用5個參考幀。4抽頭FIR與6抽頭FIR圖像質(zhì)量比較如表3所示。表中△b為平均碼率的增加,△P為峰值信噪比(PSNR)的增加??梢钥闯?,使用4抽頭FIR對圖像質(zhì)量和比特率的影響非常小。

            與其他的設(shè)計方法相比較,本文提出的色度1/8像素的插補電路可以很大程度上節(jié)省硬件資源。其性能比較如表4所示。與文獻(xiàn)[5]中的設(shè)計相比,本文的設(shè)計關(guān)鍵路徑延時僅增加了1.5%,門數(shù)減少了26%。

                 

            本文介紹了亮度1/4像素精度下,最常用的4:2:0采樣模式時插補電路的硬件設(shè)計,通過4抽頭 FIR代替6抽頭FIR來實現(xiàn)亮度1/2像素插補,通過移位器和加法器組成的兩級處理結(jié)構(gòu)來實現(xiàn)色度1/8像素插補,設(shè)計的電路具有面積小、速度快的優(yōu)點。在此基礎(chǔ)上基于功耗和性能考慮的4×4塊的流水線結(jié)構(gòu)具有良好的可重用性,可作為硬件加速器用于基于H.264的編解碼系統(tǒng)。

            參考文獻(xiàn)

          1 Joint Video Team.Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification.ITU-T Rec.H.264 and ISO/IEC 14496-10 AVC,2003
          2 Wiegand T.Rate-constrained coder control and comparison of video coding standards.IEEE Trans on Circuits and Systems for Video Technology,2003;13(7):688~703
          3 Lie, W N.Hardware-Efficient computing architecture for motion compensation interpolation in H.264 video coding. ISCAS′05,2005:2136~2139
          4 Chen T C,Huang Y W,Chen L G.Fully utilized and reusable architecture for fractional motion estimation of H.264/AVC.In:Proc of ICASSP,2004
          5 Wang S Z.A new motion compensation design for H.264/AVC decoder.In:IEEE inter national symposium on ISCAS′05, 2005


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