Cadence與UMC推出65納米低功耗參考設(shè)計(jì)流程

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導(dǎo)體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設(shè)計(jì)流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時(shí)實(shí)現(xiàn)最佳的65納米低功耗設(shè)計(jì)，該套件中包含了基于CPF的庫和其他知識(shí)產(chǎn)權(quán)。

　　這種65納米低功耗參考流程使用UMC的“Leon”測(cè)試芯片作為參考設(shè)計(jì)。Leon是一個(gè)開放源碼的32位RISC微處理器內(nèi)核，含有其它復(fù)雜元件包括SRAM。這種Leon芯片被分成多個(gè)電壓域，使用Cadence低功耗解決方案進(jìn)行設(shè)計(jì)、驗(yàn)證、實(shí)現(xiàn)與分析。經(jīng)過Leon測(cè)試芯片證明，該65納米參考設(shè)計(jì)流程與UMC低功耗工具包的結(jié)合能夠在提高效率的同時(shí)管理設(shè)計(jì)復(fù)雜性、縮短上市時(shí)間并降低制造風(fēng)險(xiǎn)。

　　該UMC 65納米低功耗參考設(shè)計(jì)流程重點(diǎn)突出了Cadence低功耗解決方案的一些主要性能，包括 Cadence Incisive® 統(tǒng)一模擬器進(jìn)行門級(jí)低功耗模擬；Cadence Encounter® RTL Compiler進(jìn)行合成、低功耗與DFT單元插入；Encounter Conformal Low Power進(jìn)行等效驗(yàn)證與低功耗設(shè)計(jì)實(shí)現(xiàn)檢查；用于ATPG的Encounter Test；用于區(qū)塊配置、功率規(guī)劃和布局與繞線的 SoC Encounter RTL-to-GDSII系統(tǒng)；用于時(shí)序和SI簽收的Encounter Timing System；Cadence QRC Extraction；用于靜態(tài)功率與IR分析的VoltageStorm® PE；和功率提升時(shí)對(duì)突波電流進(jìn)行動(dòng)態(tài)分析的VoltageStorm DG 與 Virtuoso® UltraSim。此外，UMC的低功耗套件，包括其對(duì)應(yīng)CPF的庫，被確認(rèn)為參考設(shè)計(jì)流程開發(fā)的一部分。

　　“我們正在與Cadnece緊密合作，解決設(shè)計(jì)師在65納米下面臨的復(fù)雜設(shè)計(jì)問題，同時(shí)通過綜合的低功耗解決方案實(shí)現(xiàn)更快的量產(chǎn)化，”UMC的設(shè)計(jì)方法學(xué)副總裁錢達(dá)生(Darsun Tsien)說。“通過我們與Cadence的長(zhǎng)期合作，我們能夠?yàn)樵O(shè)計(jì)師提供經(jīng)過驗(yàn)證的低功耗技術(shù)，管理功耗問題并實(shí)現(xiàn)大膽的快速上市目標(biāo)。”

　　“這種基于CPF的流程是Cadence與UMC共同合作的成果，加快了低功耗設(shè)計(jì)的實(shí)現(xiàn)，”Cadence前鋒倡議與IC數(shù)字部門全球副總裁徐季平(Chi-Ping Hsu)說。“UMC工藝技術(shù)與Cadence低功耗解決方案的結(jié)合為我們的共同客戶提供了實(shí)現(xiàn)大膽項(xiàng)目目標(biāo)的能力，同時(shí)能夠在整個(gè)設(shè)計(jì)過程中保持低功耗目標(biāo)。”

　　供應(yīng)情況

　　該參考流程套件包含設(shè)計(jì)資源、執(zhí)行腳本、一本操作說明書和一本全面的工作手冊(cè)。該65納米低功耗參考設(shè)計(jì)流程將于2008年7月通過UMC銷售部門提供。