基于FPGA的中高頻感應(yīng)電爐控制電路設(shè)計方案

　　1 引 言

　　中高頻感應(yīng)爐是利用電磁感應(yīng)原理加熱和溶化金屬的，這種方式是一種較理想的加熱工藝，已經(jīng)廣泛應(yīng)用于金屬熔煉、焊接、表面淬火等加工和熱處理過程。中高頻電爐的負載是由感應(yīng)圈和被加熱的金屬工件組成，為了降低無功功率，需要用串聯(lián)或并聯(lián)電容的方式來補償無功功率，使整個電路中形成中高頻的LC振蕩。維持這樣較恒定的頻率振蕩，金屬內(nèi)部將形成渦流而發(fā)熱，從而達到加熱和熔化金屬的目的。傳統(tǒng)的控制電路主要采用分離元件的模數(shù)混合電路，控制精度低，容易產(chǎn)生噪聲問題。

　　本文將提出一種基于FPGA片上可編程技術(shù)實現(xiàn)數(shù)字化控制方案，代替?zhèn)鹘y(tǒng)的數(shù)模混合電路，從而可提高其控制的可靠性，穩(wěn)定性，同時也可以提高系統(tǒng)集成度并降低噪聲干擾。設(shè)計主要采用VerilogHDL硬件描述語言實現(xiàn)模塊化的設(shè)計，構(gòu)成片上可編程系統(tǒng)，用QuartusⅡ7.0軟件模擬仿真，并進行了模塊實際驗證。

　　2 中頻感應(yīng)電爐的控制電路工作原理

　　中高頻感應(yīng)電爐控制電路主要由以下幾個部分組成：三相電源整流控制電路，逆變控制電路及工作頻率的跟蹤鎖定控制電路，如圖1所示。

　　3設(shè)計方案的提出

　　傳統(tǒng)的中高頻電爐采用分散式模塊設(shè)計，而大量采用分離原件，如556，計數(shù)器來實現(xiàn)整流脈沖的控制，CD4046來實現(xiàn)頻率跟蹤，保護電路則主要使用大量集成運算放大器LM324。這種設(shè)計造成整個控制電路繁瑣，難于調(diào)整，易出現(xiàn)問題。本文提出基于Altera FPGA技術(shù)，控制電路實現(xiàn)數(shù)字化的片上系統(tǒng)。從原理上來看，控制電路的核心主要是整流脈沖輸出和逆變頻率的跟蹤，如果在FPGA上實現(xiàn)，必須解決這兩個模塊的設(shè)計。首先，整流脈沖輸出是個時序問題，通過硬件描述語言可以實現(xiàn)。其次，逆變頻率的跟蹤可以利用全數(shù)字鎖相環(huán)來實現(xiàn)。最后，這些設(shè)計模塊可以集成到一片F(xiàn)PGA上。從原理上講，我們提出的方案是可性的。

　　4 三相橋式全控整流原理及模塊設(shè)計

　　4.1 三相橋式全控整流原理

　　三相橋式全控整流電路如圖2所示，6只整流元件全部采用可控硅(共陽極組的元件在各自的電源電壓為正半周期時導(dǎo)通，而共陰極組的元件則在其電源電壓負半周期時導(dǎo)通)。所有可控硅元件均靠觸發(fā)換流，且控制角α相同。6只可控硅的導(dǎo)通條件是相同的，即都必須在其陽極承受正向電壓期間在控制極上加觸發(fā)脈沖。為使全控橋能正常工作，形成電流通路，必須使共陽極組和共陰極組的元件在任一瞬間各有1只處于導(dǎo)通狀態(tài)(在換流期間則有3只元件導(dǎo)通，其中2只處于換流狀態(tài))。觸發(fā)脈沖必須適應(yīng)三相橋式全控整流電路的要求，當(dāng)選擇采用雙脈沖觸發(fā)時，即觸發(fā)脈沖信號源同時發(fā)出兩個脈沖，如果一個觸發(fā)脈沖加至共陰極組的一個元件，則另一觸發(fā)脈沖加至共陽極組中的前一個元件。因此，用雙窄脈沖觸發(fā)，在一個周期中對每一只可控硅觸發(fā)兩次，兩次脈沖中間的間隔為60°。共陽極可控硅依次導(dǎo)通，他們的觸發(fā)脈沖間隔依次有120°的相位差；同理，共陰極可控硅的觸發(fā)脈沖也依次相差120°。相位移相觸發(fā)就是通過改變晶閘管每周期導(dǎo)通的起始點即觸發(fā)延遲角α的大小，達到改變輸出電壓、功率的目的。通過改變控制角α的大小，可以改變整流橋輸出直流平均電壓的大小。數(shù)字移相觸發(fā)是把算出的控制角α折算成對應(yīng)的延時t=aT／360(T為晶閘管交流電源周期)，t乘計數(shù)時鐘頻率則得計數(shù)脈沖數(shù)。

　　4.2 FPGA軟件編程實現(xiàn)可控硅雙脈沖

　　計數(shù)脈沖頻率為FPGA芯片的全局時鐘頻率。三相電壓信號通過光電耦合器變換成為A，B，C，均為50 Hz占空比50％的方波信號，所產(chǎn)生的雙觸發(fā)脈沖的寬度可通過程序中定義的變量j來進行調(diào)整。程序主要設(shè)計將實現(xiàn)兩個功能：對計數(shù)脈沖數(shù)據(jù)ys的鎖存和計數(shù)產(chǎn)生觸發(fā)脈沖。更新ys就可以達到相位移動。電壓A，B，C之間相位相差120°，對每相電壓均設(shè)有兩個計數(shù)器，分別對其正相和負相進行計數(shù)，共6個計數(shù)器count1，count2，count3，count4，count5，count6。在A為高電平時count1開始計數(shù)，當(dāng)i

　　4.3 部分VerilogHDL程序代碼

　　計數(shù)器模塊設(shè)計代碼如下：

　　4.4仿真的結(jié)果

　　計數(shù)脈沖數(shù)i變化時，α角也有相應(yīng)的變化。所得6路觸發(fā)脈沖s1，s2，s3，s4，s5，s6保證同時觸發(fā)全控整流橋中相鄰的兩個可控硅，其中一個在共陽極組中，一個在共陰極組中。仿真結(jié)果如圖4所示。

　　5頻率跟蹤及逆變脈沖原理及模塊設(shè)計

　　通常感應(yīng)加熱電源利用鎖相環(huán)電路控制逆變器，一方面利用鎖相環(huán)電路實現(xiàn)逆變器的輸出電壓自動跟蹤負載的電流信號，使逆變器工作在準諧振狀態(tài)或諧振狀態(tài)，保證整個加熱過程中負載呈現(xiàn)一定的性質(zhì)或負載在高功率因數(shù)下運行，功率開關(guān)器件損耗也就減小了，另一方面保證電源在工件熱狀態(tài)下能輸出額定功率，而工件為冷態(tài)時又不會過載，即提高了電源的負載適應(yīng)性。由此可見鎖相環(huán)電路在感應(yīng)加熱電源中有著很重要的作用。

　　5.1數(shù)字鎖相環(huán)的工作原理

　　數(shù)字鎖相環(huán)路(DPLL)的基本結(jié)構(gòu)如圖5所示。主要由鑒相器DPD、數(shù)字環(huán)路濾波器DLF、脈沖加減電路(數(shù)控振蕩器DCO)和分頻器(可控變模N)四部分構(gòu)成。脈沖加減電路的時鐘分別為2Nfc，fc為環(huán)路中心頻率。DPLL是一種相位反饋控制系統(tǒng)，他根據(jù)輸入信號fin與輸出信號，fout之間的相位誤差(超前還是滯后)，誤差信號在數(shù)字環(huán)路濾波器DLF中進行平滑濾波，并生成控制DCO動作的控制信號DCS，DCO根據(jù)控制信號給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的振蕩頻率，通過連續(xù)不斷的反饋調(diào)節(jié)，使其輸出fout的頻率跟蹤輸入數(shù)據(jù)fin的頻率。

　　由于FPGA芯片內(nèi)集成的鎖相環(huán)大部分都是應(yīng)用在通信領(lǐng)域，所以鎖相頻率非常高，并不適合感應(yīng)加熱電源的需要。根據(jù)數(shù)字鎖相環(huán)原理用硬件描述語言設(shè)計鎖相環(huán)?？紤]到中頻電爐隨著負載的變化，工作頻率也在不斷的變化，就要求鎖相環(huán)的鎖頻范圍比較寬泛。如圖5所示鎖相環(huán)輸出頻率為fout=Fd／N，要想改變鎖相環(huán)輸出的頻率大小，就要改變N分頻器取值，使N分頻器能夠跟隨負載進行動態(tài)的調(diào)整，就可以實現(xiàn)鎖相范圍的最大化。具體說來，由圖5可以看出頻率，fout與fc是對應(yīng)的關(guān)系。假設(shè)取2Nfc為系統(tǒng)時鐘，則fout的頻率等價于系統(tǒng)時鐘的1／N，考慮到數(shù)控振蕩器相當(dāng)于二分頻，而設(shè)計的分頻器本身也是個二分頻，若取N為fin的高電平在系統(tǒng)時鐘下的計數(shù)值的一半，那么從頻率上看fout與fin的頻率相等。隨后通過環(huán)路濾波器的增減脈沖，送給數(shù)控振蕩器，就可以實現(xiàn)相位的不斷地調(diào)整，最終達到鎖相的目的。

　　5.2程序模塊代碼設(shè)計

　　計數(shù)器模塊設(shè)計代碼如下：

　　5.3試驗仿真結(jié)果分析

　　整個系統(tǒng)進行完軟硬件調(diào)試之后就可以對該鎖相環(huán)進行測試和驗證，使用QuartusⅡ軟件中集成的仿真器進行測試，測試后的波形圖如圖6所示。

                    

      其中1 MHz是整個系統(tǒng)的時鐘信號，提供系統(tǒng)時鐘。Fin是鎖相環(huán)的輸入信號，F(xiàn)out就是鎖相環(huán)的輸出信號。可以看到，在經(jīng)過一段時鐘周期之后，輸出信號就逐漸鎖定了。

　　經(jīng)過實際檢驗，該鎖相環(huán)的鎖相范圍的頻率可以達到從1～100 kHz，這樣就能夠應(yīng)用于中頻感應(yīng)加熱電路，從而解決了中低頻信號不能夠使用片內(nèi)數(shù)字鎖相環(huán)，以及重新設(shè)計數(shù)字鎖相環(huán)這類繁瑣的工作。

　　6結(jié) 語

　　軟件設(shè)計方面采用Altera公司推出的綜合開發(fā)平臺QuartusⅡ7.0。他集成了Altera的FPGA／CPLD開發(fā)流程中所涉及的所有工具和第三方軟件接口。通過使用此綜合開發(fā)工具，設(shè)計者可以創(chuàng)建、組織和管理自己的設(shè)計。在具體的設(shè)計方面采用了自頂向下，模塊化的設(shè)計方法，這符合人們先整體后局部的思維習(xí)慣，并方便進行局部模塊的修改，而不會影響其他的模塊，利用率高。本設(shè)計簡單易用，為中頻感應(yīng)加熱電爐控制提供了一種可行的片上集成方案。系統(tǒng)模塊可以根據(jù)實際需要進行改動，可修改性強，易于系統(tǒng)控制電路的升級。本論文未涉及到系統(tǒng)保護電路的需求，可以通過改動或增加系統(tǒng)模塊來實現(xiàn)。