利用Allegro實現(xiàn)嵌入式系統(tǒng)高速電路布線設計

　　3.2 Xnet在IDE總線等長布線中的應用

　　3.2.1系統(tǒng)中的IDE接口設計

　　EP9315強大的外設接口能力能夠直接驅(qū)動IDE硬盤 ，布線時需要注意IDE總線的等長設置，但是IDE總線這類高速線需要端接匹配，可以防止信號反射和回流。如圖2所示其中的排阻起到了端接匹配的作用，但使得整個走線被分為好幾個NET，而Allegro中常用的走線長度設置 propagation_delay和relative_propagation_delay只能針對同一NET設置.IDE總線信號由EP9315扇出，要求EP9315到IDE接口走線DD*+UBDD*(如圖2中NET)等長，誤差為+/-20mil，最簡單的方法是分別設置DD*等長和 UBDD*等長，誤差各位+/-10mil，就可以達到要求，但是增加了布線難度，特別當DD*有較大繞線空間。而UBDD*沒有足夠繞線空間時。這樣設置等長不可行。Allegro提供了一種方法，將DD*和UBDD*走線相加再進行等長比對，這就要用到Xnet。

圖2 IDE總線接口原理圖

　　3.2.2 Xnet概念和Xnet等長設置

　　通常把連續(xù)的幾段由無源元件(電阻，電容或電感)連接的NET合稱為Xnet，如圖3所示。
Xnet示例

圖3 Xnet示例

　　圖2中將DD*和UBDD*設置為同一個Xnet。對屬于該Xnet的所有信號等長控制。Xnet等長設置分為以下步驟：

　　1.設置Xnet

　　選擇要設置Xnet的器件(圖2中為排阻RA1－RA4)，創(chuàng)建ESpiceDevice model，Allegro將自動填入模型名稱，電路類型－Resistor，PIN連接順序：1，8，2，7，3，6，4，5，表示1和8是一個電阻 (見圖2)。至此，查看排阻兩邊NET都添加了同一Xnet屬性。

　　2.Xnet的等長設置

　　(1)建立Xnet的pin pair：在Allegro中打開constraint manager，選擇relative_propagation_delay屬性。已設置的Xnet自動顯示，選擇Xnet建立pin pair，Allegro提供整個項目中Xnet關聯(lián)的起始pin和結(jié)束pin。選擇需要等長設置的起始pin和結(jié)束pin。

　　(2)建立等長 group：選中所有需要設置等長的pin pair，創(chuàng)建名為R_IDE_DATA的MATCH GROUP，在與relative_ propagation_delay對應的工作窗體選擇區(qū)中出現(xiàn)了剛創(chuàng)建的R_IDE_DATA，其內(nèi)含建立的pin pair,按照IDE總線走線等長要求設置走線誤差10mil以內(nèi)，一般選擇最長走線為基準線(target)。

　　(3)走線完成后，重新打開constrait manager對實際走線進行分析，Allergo自動顯示分析結(jié)果，綠色表示走線以基準線為標準。走線誤差在10mil以內(nèi)。紅色表示走線誤差超過10mil，如果分析結(jié)果，大部分走線都為紅色，可以適當調(diào)整基準線的選擇。

　　此外，Allegro在等長走線時。會實時顯示走線長度是否在誤差范圍內(nèi)，可以使用蛇型線調(diào)整走線長度。這些都極大的確保了布線可靠性。

　　3.3差分線和阻抗控制在網(wǎng)絡布線中的應用

　　3.2.1物理層接口芯片cs8952布線準則

　　CS8952使用CMOS技術。提供一個高性能的100Base-X/10Base-T物理層(PHY)線路接口。它使自適應均衡器達到最優(yōu)化的抗擾性和抗近端串擾(NEXT)性?？蓪⒔邮掌鞯膽脭U展至超過160米的電纜，它結(jié)合了一個標準介質(zhì)無關端口(MII)，可簡便地連接微處理器EP9315的介質(zhì)訪問控制器(MAC)。

　　以下一些PCB布線規(guī)則，將使得CS8952工作更加穩(wěn)定并得到良好的EMC性能：

　　 1. 使用多層電路板，至少有一個電源層，一個地層，疊層設置為：top，gnd，VCC，bottom。使用底層pcb走信號線只作為第二選擇。把所有的元件都放在頂層。然而，旁路電容優(yōu)選越靠近芯片越好，最好放置在CS8952下方的底層pcb上。RJ45終端元件和光纖元件可以選擇放在底層。

　　 2.4.99k的參考電阻應該越靠近RES管腳越好，把電阻另外一端使用一個過孔接到地平面。鄰近的vss(85和87腳)接在電阻接地端，形成一個屏蔽。

　　 3.對關鍵信號Tx+/-，RX+/-，RX_NRz+/-控制阻抗，作為微帶傳輸線(差分對100歐，單線60歐)，MII信號作為68歐微帶傳輸線。

　　 4.差分傳輸線布線應靠近(線寬間距6-8mil)，與其他走線、元件保證2個線寬的距離。TX和RX差分對布線遠離彼此。必要時使用pcb的相對面。

　　3.2.2網(wǎng)絡部分關鍵信號差分走線和阻抗控制的設置

　　網(wǎng)絡部分差分線及其阻抗控制以信號Tx+/-為例。步驟如下：