基于FPGA的通信系統(tǒng)基帶驗(yàn)證平臺(tái)的設(shè)計(jì)

　　SystemACE配置示意圖如圖2所示。完成FP-GA設(shè)計(jì)后，通過(guò)軟件生成所設(shè)計(jì)的下載配置文件，通過(guò)CF卡讀寫器將文件置于CF存儲(chǔ)卡中。當(dāng)平臺(tái)上電后，ACE控制器讀取CF卡中的配置文件，通過(guò)JTAG鏈將數(shù)據(jù)下載到各FPGA，完成自動(dòng)配置。也可以通過(guò)JTAG下載電纜連接TEST JTAG接口，直接對(duì)FPGA進(jìn)行在線配置。

　　3.2 時(shí)鐘電路和復(fù)位及電壓監(jiān)視電路

　　本平臺(tái)采用兩個(gè)相互獨(dú)立的有源晶體振蕩器提供20 MHz時(shí)鐘，分別作為接收機(jī)和發(fā)射機(jī)的時(shí)鐘源。由于板上多處地方需要20 MHz時(shí)鐘(如ADC和DAC)，而僅靠晶體振蕩器供給時(shí)鐘除導(dǎo)致驅(qū)動(dòng)力較弱外，還可能會(huì)產(chǎn)生較大時(shí)鐘偏移或抖動(dòng)。選用時(shí)鐘驅(qū)動(dòng)器IDT74FCT38074為系統(tǒng)提供時(shí)鐘，這是一款3.3 V供電，CMOS工藝的1驅(qū)4時(shí)鐘驅(qū)動(dòng)器，輸入時(shí)鐘最高為166 MHz，同時(shí)提供4路低偏移同相時(shí)鐘。通過(guò)兩片IDT74FCT38074，分別為接收機(jī)和發(fā)射機(jī)各個(gè)模塊提供精確時(shí)鐘。輸入時(shí)鐘進(jìn)入FPGA后又可以通過(guò)DCM的分頻倍頻處理，為FP-GA內(nèi)部各個(gè)功能模塊提供所需的時(shí)鐘。

　　在Virtex-Ⅱ器件內(nèi)部，所有DCM模塊通過(guò)時(shí)鐘多路復(fù)用器邏輯分配到器件內(nèi)部。所提供的16個(gè)全局時(shí)鐘緩沖器可實(shí)現(xiàn)16個(gè)時(shí)鐘域的控制，保證了DCM模塊的時(shí)鐘輸出具有最小的傳輸延遲(Skew)。

　　復(fù)位及電壓監(jiān)視電路采用MAX708SCPA，提供上電自動(dòng)復(fù)位及手動(dòng)復(fù)位。MAX708SCPA的PFI引腳為監(jiān)視電壓輸入端，當(dāng)PFI輸入電壓低于1.25 V時(shí)，PFO引腳輸出低電平表示電壓過(guò)低，本設(shè)計(jì)中用于監(jiān)視FPGA 1.5 V內(nèi)核電壓。開(kāi)關(guān)按鈕S8提供手動(dòng)復(fù)位。其電路示意圖如圖3所示。

　　3.3 數(shù)模和模數(shù)轉(zhuǎn)換電路

　　本平臺(tái)用于驗(yàn)證通信基帶系統(tǒng)，需要將發(fā)射機(jī)輸出的I路、Q路信號(hào)通過(guò)數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬信號(hào)，接收機(jī)則通過(guò)模數(shù)轉(zhuǎn)換器(ADC)將接收信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。本平臺(tái)設(shè)計(jì)采用的ADC和DAC分別為ADI公司的AD9238和AD9765。

　　AD9238是雙通道12位ADC。速度等級(jí)分為20MS/s、40MS/s和65MS/s。功耗為180mW~600mW，適用于要求低功耗和較小PCB面積的應(yīng)用。AD9238的信噪比(SNR)為70 dB，無(wú)雜散信號(hào)動(dòng)態(tài)范圍(SFDR)為85 dBc。帶有片內(nèi)寬帶差分采樣保持放大器(SHA)，允許用戶選擇多種輸入范圍和失調(diào)電壓，包括單端輸入。AD9765是雙端口、高速率、雙通道、12 bit的CMOS數(shù)模轉(zhuǎn)換器(DAC)。它集成了2個(gè)高性能的12 bit TxDAC。更新速率可達(dá)125 MS/s，無(wú)雜散信號(hào)動(dòng)態(tài)范圍(SFDR)為75 dBc，O.1％的增益偏移匹配率。輸出為差分電流、滿幅度為20mA。

　　本設(shè)計(jì)中，AD9238工作在2Vp-p差分工作模式，采用內(nèi)部參考電壓，兩通道工作在共享電壓參考模式。輸入差分幅度為2 V。信號(hào)時(shí)鐘輸入可以采用時(shí)鐘驅(qū)動(dòng)器的20MHz輸出或由FPGA提供，最高采樣率為40 MS/s。AD9238的兩通道選擇AD8138作為運(yùn)放驅(qū)動(dòng)器，為ADC提供差分輸入信號(hào)。AD9765工作在雙端口模式，兩通道增益控制可分別調(diào)整，采用內(nèi)部l.2 V參考電壓。時(shí)鐘輸入也可以采用時(shí)鐘驅(qū)動(dòng)器的20 MHz輸出或由FPGA提供。AD9238和AD9765與FPGA的連接示意圖分別如圖4和圖5所示。

　　3.4 電源電路

　　本系統(tǒng)正常工作需要兩種供電電壓。一種為FPGA器件的內(nèi)核電壓1.5 V；另一種為FPGA器件的輸入輸出接口電壓3.3 V，該電壓同時(shí)還用于其他器件供電。

　　本設(shè)計(jì)采用適合FPGA應(yīng)用的低電壓、大電流線性穩(wěn)壓器(LDO)供電方案。電源輸入采用標(biāo)準(zhǔn)的ATX電源接口，可以由ATX電源供電，其中+12 V輸入直接給風(fēng)扇供電，用于FPGA散熱。+5 V輸入通過(guò)Tl公司的TPS75533和TPS75415分別轉(zhuǎn)換為3.3 V和l.5 V電壓輸出。TPS75533是一款最低壓差可為250 mV的LDO，可提供3.3 V，5 A輸出。TPS75415可提供1.5 V，2 A輸出，其快速瞬態(tài)響應(yīng)可有效改善系統(tǒng)性能。LDO采用線性調(diào)節(jié)原理，輸出紋波很小，外圍電路簡(jiǎn)單，只要求外接輸入和輸出電容即可工作。缺點(diǎn)是電壓轉(zhuǎn)換效率不高，發(fā)熱量大，對(duì)散熱控制方面要求較高。TPS75533采用TO-220封裝，可以通過(guò)背部散熱片有效散熱，而TPS75415采用PowerPADTM的TSSOP小封裝，在提供2W散熱功率，提高散熱性的同時(shí)節(jié)省了占用面積。

　　3.3 V和1.5 V電壓之間加穩(wěn)壓二極管和肖特基二極管構(gòu)成的保護(hù)電路，保證FPGA的內(nèi)核電壓與接口電壓之差在一定范圍內(nèi)，防止器件損壞。

　　4 OFDM基帶系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)

　　基于FPGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺(tái)非常適用于高速無(wú)線通信系統(tǒng)的基帶設(shè)計(jì)。采用該平臺(tái)可驗(yàn)證基于IEEE 802.1la的OFDM基帶系統(tǒng)的簡(jiǎn)化原型設(shè)計(jì)。設(shè)計(jì)框圖如圖6所示。

　　經(jīng)驗(yàn)證，該平臺(tái)能實(shí)現(xiàn)OFDM原型機(jī)的發(fā)送和接收功能，并能有效驗(yàn)證同步和信道估計(jì)算法的實(shí)際性能。

　　5 結(jié)束語(yǔ)

　　基于FPGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺(tái)采用大容量、高性能的FPGA器件，為通信系統(tǒng)的基帶設(shè)計(jì)提供了一個(gè)有效的硬件實(shí)現(xiàn)平臺(tái)?；贔PGA的實(shí)現(xiàn)和驗(yàn)證與計(jì)算機(jī)仿真相結(jié)合，將大大加速通信系統(tǒng)基帶部分的快速原型設(shè)計(jì)，極大地方便了對(duì)實(shí)時(shí)性和運(yùn)算量有較高要求的各類算法的驗(yàn)證。