分布式數(shù)據(jù)采集系統(tǒng)中的時鐘同步

　　1.3 同步實現(xiàn)

　　如圖2所示,從端發(fā)出延遲統(tǒng)計包，主端反饋后，從端求得Delay。在每個整秒左右時刻收到同步包后，進(jìn)行時鐘修正，即從屬時鐘與主時鐘實現(xiàn)了精確同步[5]。

圖2 同步過程

　　2 分布式數(shù)據(jù)采集系統(tǒng)簡介

　　分布式數(shù)據(jù)采集系統(tǒng)屬于局域網(wǎng)構(gòu)架，單元間通過網(wǎng)絡(luò)進(jìn)行數(shù)據(jù)交互,由集線器和微采集系統(tǒng)組成，每個微采集器成為一個獨立“單元”?？梢灾С忠恢鞫鄰牡?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/分布式">分布式模型：設(shè)置其中一個微采集系統(tǒng)作為主單元，其他的作為從單元。分布數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖如圖3所示。

圖3 分布數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

　　各個單元的設(shè)計完全相同，均由一個系統(tǒng)控制板和多個功能板構(gòu)成。系統(tǒng)控制板是采集器的核心，它控制著單元內(nèi)的各個功能卡的配置和單元內(nèi)的數(shù)據(jù)傳輸，同時保持與外部通信。功能板用以實現(xiàn)A/D、FIFO處理等功能，用于數(shù)據(jù)采集和傳送。各個單元中的所有板卡皆采用獨立時鐘。

　　此分布式采集系統(tǒng)中各個單元構(gòu)成一個星形網(wǎng)。系統(tǒng)控制板成為星形網(wǎng)絡(luò)中的節(jié)點，節(jié)點間用網(wǎng)線相連。系統(tǒng)符合協(xié)議IEEE802.3、CSMA/CD標(biāo)準(zhǔn)，可以與標(biāo)準(zhǔn)的以太網(wǎng)完美兼容。

　　3 基于FPGA的實現(xiàn)

　　3.1 分布式系統(tǒng)中各個單元的體系結(jié)構(gòu)

　　由于FPGA開發(fā)靈活，精度上能達(dá)到系統(tǒng)要求，開發(fā)周期短，且成本低。系統(tǒng)中各個系統(tǒng)控制板采用FPGA技術(shù)，即采用微控制器及其對應(yīng)的外設(shè)接口和相應(yīng)的軟件來實現(xiàn)[6]。利用Nios II處理體系，將系統(tǒng)劃分為各個功能模塊，并考慮到系統(tǒng)所需的資源和生成代碼的大小。設(shè)計的系統(tǒng)由以下幾部分組成：Altera的Cyclone系列芯片，包括嵌入Nios II軟核、系統(tǒng)定時器、同步時鐘定時器、DM9000A以及Avalon總線等設(shè)計。

　　網(wǎng)絡(luò)接口芯片DM9000A實現(xiàn)以太網(wǎng)媒體介質(zhì)訪問層(MAC)和物理層(PHY)的功能。系統(tǒng)采用無鏈接的UDP通信，且采用多個定時器，用于時鐘同步和工作周期的制定。

　　3.2 具體軟件設(shè)計流程

　　同步定時器每秒鐘產(chǎn)生一次中斷。作為同步時鐘，另一個定時器將一個同步周期劃分為幾個等時段，為工作周期。主從單元通過網(wǎng)絡(luò)互相交換數(shù)據(jù)，在每一個系統(tǒng)周期內(nèi)將各自的數(shù)據(jù)發(fā)送到網(wǎng)絡(luò)中。為了預(yù)防發(fā)送時刻點的沖突，在配置信息中注明每個周期該單元的發(fā)送時刻。

　　系統(tǒng)有以下幾種狀態(tài):初始狀態(tài)、預(yù)同步狀態(tài)、實時工作狀態(tài)。

　?、?初始狀態(tài)：分布式系統(tǒng)上電后,主從單元進(jìn)入初始狀態(tài)對各項參數(shù)進(jìn)行初始化，注冊timer中斷和網(wǎng)絡(luò)中斷等。初始化后進(jìn)入預(yù)同步狀態(tài)。

　?、?預(yù)同步狀態(tài)：主要是每小時進(jìn)行一次網(wǎng)絡(luò)延時的測量，然后從端會將自己與主端的一次傳輸時延保存起來。

　?、?實時工作狀態(tài)：預(yù)同步完畢后各單元進(jìn)入實時工作狀態(tài)。一小時后又再次進(jìn)入預(yù)同步狀態(tài)。實時工作狀態(tài)將處理多個線程。

　　（1） 同步線程

　?、?主單元，將同步timer的周期置為1 s的同步約定周期，即每1s產(chǎn)生1次中斷。主單元會在每秒到來時刻（中斷），發(fā)出同步包（syns）。

　?、?從端在接收到同步包后，調(diào)整定時器時鐘為同步包內(nèi)時刻與時延之和。

　　（2） 數(shù)據(jù)傳輸

　　線程系統(tǒng)在避開同步階段的時刻進(jìn)行實時數(shù)據(jù)的傳輸，主要是根據(jù)系統(tǒng)對各個工作周期的劃定。

　?。?） 數(shù)據(jù)采集和處理線程

　　由系統(tǒng)中各單元的各自任務(wù)來決定，不占用網(wǎng)絡(luò)。對傳感器采集數(shù)據(jù)進(jìn)行處理，同時也處理網(wǎng)絡(luò)傳送來的數(shù)據(jù)。

　　4 同步測試

　　在系統(tǒng)的實時工作狀態(tài)下，驗證其同步效果。由于同步定時器產(chǎn)生的脈沖為一個系統(tǒng)時鐘寬度（32MHz）,不便于觀察。為了便于演示，主從端都在定時器產(chǎn)生的同步時鐘上升沿到達(dá)時將同步信號置1,主單元在發(fā)送完同步包后將同步信號置0；從單元則在收到同步包后將同步信號置0。這樣得到的信號與定時器產(chǎn)生的同步時鐘是同頻的，只是放寬了脈沖寬度。同步效果如圖4所示。

圖4 同步效果

　　圖4 (a)中，每個柵格為500 ms；圖4（b）將其放大1 000倍，每柵格為500μs。每幅圖中，上面的1通道為主單元同步信號，下面的2通道為從單元同步信號。由圖4(a)可見，同步時鐘周期為1 024 ms。

　　由于從單元是在收到同步包后，將信號置0，必定滯后于主單元發(fā)送同步包時刻（主端將同步信號置0時刻）,從圖4(b)中可見，從單元脈沖寬度比主單元寬，因此只需比對同步信號的上升沿。圖4（b）是將圖像保持時間置為無限，信號上升沿處陰影表示運行時間以來的偏移情況。測試時間為24h(小時)，測量陰影的長度Δx＝20 μs（上升沿偏移），即為同步效果最大的同步偏差可以控制在20 μs以內(nèi)。

　　5 結(jié)論

　　由于系統(tǒng)工作于局域網(wǎng)，借鑒IEEE1588協(xié)議思想，提出并實現(xiàn)了簡易時鐘同步的設(shè)想；占用資源少，精度高，可行性高。驗證是在實時工作狀態(tài)下測試的，并將同步偏差控制在20μs，滿足時鐘同步的要求；同時，以FPGA技術(shù)為載體，軟件開發(fā)平臺為Nios II，易于系統(tǒng)移植和功能擴展。鑒于方案的高效和高可行性，可以進(jìn)一步推廣到其他分布式局域網(wǎng)的應(yīng)用系統(tǒng)中。

　　參考文獻(xiàn)

　　[1] 王娜, 慕德俊. 分布式試驗系統(tǒng)管理中的時鐘同步技術(shù)研究[J]. 電子技術(shù)應(yīng)用,2006(12): 25-27.

　　[2] 桂本烜,馮冬芹,褚健,等. IEEE1588的高精度時間同步算法的分析與實現(xiàn)[J]. 工業(yè)儀表與自動化裝置,2006(4):20-23.

　　[3] IEEE1588, Standard for a Precision Clock Synchronization Protocol forNetworkedMeasurementandControl Systems[S],IEEE15882002 Standard, November 2002.

　　[4] Ferrari P,Flammini A, Marioli D,et al. IEEE 1588based Synchronization System for a Displacement Sensor Network[C]. Instrumentation and Measurement Technology Conference, 2006.

　　[5] Depari A, Ferrari P, Flammini A,et al. Evaluation of Timing Characteristics of Industrial Ethernet Networks Synchronized by means of IEEE 1588[C]. Instrumentation and Measurement Technology Conference,2007.

　　[6] 彭澄廉,周博,等. 挑戰(zhàn)SOC——基于NIOS的SOPC設(shè)計與實踐[M]. 北京: 清華大學(xué)出版社,2004: 12-15,148-152.</P>