針對功率設計的SDR解決方案

　　由于像美國聯(lián)合戰(zhàn)術無線電系統(tǒng)(JTRS)這樣的計劃，軟件定義的無線電(SDR)早已被證實。然而，有許多問題嚴重地制約著SDR的廣泛部署，其中相當重要的問題就是功率。

　　功率是在設計每一個SDR子系統(tǒng)時的主要考慮因素，特別是因為它們要消耗比硬件無線電更多的功率。例如，為了獲得預期的無線電通信距離(依賴于鏈路的狀況，典型值為5-10千米數(shù)量級)，射頻(RF)前端必須具備足夠的發(fā)射功率。同樣，對于靠電池工作的無線電設備，RF前端、調制解調器和加密處理子系統(tǒng)的功耗都直接影響無線電設備的壽命。此外，對由調制解調器產生的熱量進行散熱的能力直接影響到無線電設備的壽命，并且甚至可能影響到能在機箱中同時處理的通道數(shù)，且有更多的影響。

　　因此，降低一個SDR的功率有許多好處，這些好處可能甚至包括通過購買更少的備用電池而降低運營費用。在此，為了獲得其中的一些好處，我們談論的重點將放在降低SDR調制解調器功耗的整體方法上。

　　降低功耗的硬件方法

　　為了降低調制解調器中的功耗，大多數(shù)人首先注意的就是在處理過程中的硬件，其中，通常包含現(xiàn)場可編程門陣列(FPGA)、數(shù)字信號處理器(DSP)和通用目的處理器(GPP)。區(qū)分任何硬件器件的兩個功耗源——靜態(tài)功耗和動態(tài)功耗——是至關重要的。靜態(tài)功耗是一個已加電但不活躍的器件所消耗的固有功率，由晶體管的電流泄漏所控制。另一方面，動態(tài)功耗是由活躍使用的器件所消耗的功率，該功率受到若干變量的影響，包括電源電壓、對外部存儲器的訪問次數(shù)、數(shù)據(jù)帶寬，等等。檢測兩種類型的功耗是至關重要的，特別是在無線電設備具有一個通常接收比發(fā)射更長的占空周期的情形下。在GPP和甚至DSP的情形下，像頻率調節(jié)、電壓調節(jié)和電源關閉模式這樣的電源管理功能已經變得日益普遍。然而，關于FPGA又是什么情況呢？

圖1：用于降低SDR功耗的一種真正的整體方法要采用來自每一個象限的多種技術。

　　有許多方法可以用來降低FPGA中的靜態(tài)或動態(tài)功耗，其中許多方法不是可以同時應用的。一些降低靜態(tài)功耗的方法包括三極柵氧化層電源門控。

　　利用三極柵氧化層，硅供應商在晶體管上覆蓋一層氧化層以減少泄漏；覆蓋層越厚，泄漏就越小。性能保持平衡。在內核中需要性能的地方，常見的就是采用薄的氧化層；而對于驅動較高電壓的I/O，要采用厚的氧化層。在不需要最大性能的地方，如配置SRAM，附加的中間氧化層可以極大地降低泄漏。利用這種技術的FPGA的例子包括賽靈思的Virtex-4和Virtex-5系列。

圖2：帶有功率測量值的基于模型設計流程可以簡化對波形劃分的決策。

　　當FPGA模塊未被使用時，電源門控涉及晶體管的使用以降低待機泄漏。這種技術的一個例子可以在低功耗睡眠模式中看到。例如，如果在一個FPGA中的所有模塊都被電源門控，該器件就消耗非常小的靜態(tài)功耗。在這種情形下，平衡的是FPGA的配置的損耗，以便該器件在喚醒過程期間被完全地重配置，這個過程可能要花幾毫秒。另一方面，除了那些具有配置的模塊(比如配置存儲器)之外，如果所有的模塊都被電源門控，那么，F(xiàn)PGA的狀態(tài)就被保持住了。盡管喚醒時間被極大地縮短了，但是，所節(jié)省的功率遠遠不如當所有模塊都被電源門控時那樣顯著。賽靈思的Spartan-3A系列的FPGA支持兩種類型的電源門控。

　　動態(tài)功耗是功率等式的另外一部分。降低動態(tài)功耗的方法包括處理器集成、專用IP模塊和時鐘門控。

　　對于具有嵌入式GPP和DSP引擎的平臺FPGA來說，處理器集成是非常有用的。通過采用嵌入式GPP，而不是離散的GPP，就不必驅動數(shù)據(jù)從FPGA跨越外部I/O線到GPP(跨越外部I/O線通常消耗大量的功率)，從而節(jié)省功率。Virtex-4 FX器件就是平臺FPGA的一個例子。

　　讓專用IP模塊來執(zhí)行某些常見的函數(shù)可以極大地降低動態(tài)功耗而對靈活性卻沒有重大影響。一個例子就是讓FPGA中的專用引擎執(zhí)行乘法——累加函數(shù)。與采用邏輯電路實現(xiàn)的方案相比，這種專用IP模塊能夠以高得多的性能執(zhí)行那個函數(shù)并省電85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端點在內的許多專用模塊，使得其可以以較低的功耗提供先進的功能。

　　時鐘門控技術采用電路來關閉不用的FPGA模塊的時鐘，因而把那些模塊的功耗降低到泄漏電流的數(shù)量。如Virtex-4和Virtex-5這樣的FPGA就是支持這種性能的最好范例。

　　因為降低靜態(tài)和動態(tài)功耗都是至關重要的，從硬件對兩者的影響來看，最強有力的方法就是進一步降低電源電壓。最佳的例子之一就是進一步降低內核電壓。處理器件隨著它們向下一代工藝節(jié)點轉移(也就是從90nm向65nm轉移)而趨向受益于較低的電壓。例如，65nm Virtex-5 FPGA的內核電壓是1.0V，比工作于1.2V的90nm Virtex-4 FPGA低17%，比工作于1.5V的130nm Virtex-II FPGA低33%。這就是采用大多數(shù)當前器件的好處之一。較低的內核電壓對靜態(tài)和動態(tài)功耗兩者都有重大影響，因為泄漏與電壓呈指數(shù)關系，而動態(tài)功耗與電壓呈二次方的關系。因此，Virtex-5器件比Virtex-4 FPGA的靜態(tài)和動態(tài)功耗平均低30%以上。

　　上面我們討論了降低SDR中功耗的若干硬件方法，這些方法都重要，但是，感覺像缺少了一些內容。畢竟，這不是被稱為軟件定義的無線電嗎？盡管設計工程師愿意對硬件提供商談關于降低它們的器件功耗的問題，但是，現(xiàn)實是許多所謂的“硬件公司”擁有的軟件工程師比硬件工程師要多。確實，這似乎預示著降低功耗不僅僅是硬件的事情。