高速ADC THS1041的鉗位功能

　　引言

　　TI 推出的THS1041是一款10位、40-MSPS、CMOS高速模數轉換器(ADC)。該轉換器具有諸多優(yōu)異的特性，其中包括：單節(jié)3-V電源、低功耗、靈活的輸入結構、內置可編程增益放大器(PGA)以及內置鉗位功能。由于上述這些特性（特別是內置的鉗位功能），多年來THS1041已在各種應用中得到廣泛使用。鉗位功能可以使該器件能夠生成并輸出一個針對靈活ADC應用的緩沖DC電壓，例如，為ADC提供一個共模電壓或允許ADC模擬輸入端AC耦合視頻信號上的DC恢復，這一功能可被啟用或禁用。如圖1所示，THS1041的鉗位功能由一個片上數模轉換器(DAC)、邏輯控制、一個鉗位輸入端、一個緩沖器以及一個鉗位輸出端組成。根據其Clamp引腳是否從外部源接收到了一個DC或脈沖信號，該鉗位輸出可以是一個連續(xù)的或非連續(xù)的DC信號。當該非連續(xù)的DC信號被施加到ADC單端(SE)輸入電路以提供共模電壓時，ADC模擬輸入端的DC穩(wěn)定性就成為我們所擔心的問題了。當鉗位功能和SE輸入結構被同時使用時，有些用戶就開始懷疑DC穩(wěn)定性問題了。本文展示了一些測試數據，這些數據解釋說明了在這種應用條件下DC電壓如何運轉以及當鉗位功能開啟時如何獲得高佳的ADC性能。

　　鉗位功能

　　如圖1所示，THS1041的鉗位功能是通過設置4個引腳（Clampin引腳、Clampout引腳、Clamp引腳和Mode引腳）以及該器件的內部寄存器實施的。憑借片上DAC，就可以將來自THS1041內部寄存器的由數據總線b0～b9書寫的數字數據轉換成一個模擬DC電壓，然后該電壓將被緩沖并通過內部開關輸出到Clampout引腳。緩沖器和DAC之間的內部開關可以根據寄存器的設置方式進行開啟或關閉。該DAC可提供電壓范圍介于參考電壓 REFT和REFB之間的不同的DC電壓，以滿足不同的應用要求。設置Mode引腳不同的電壓電平將允許內部緩沖器輸入端與一個內部固定的DC電壓相連，或與一個外部DC電壓輸入端的Clampin引腳相連。Clampout引腳通過控制Clamp引腳上的DC信號或脈沖信號可以和鉗位功能的緩沖器輸出端連接或斷開。通過一個ADC差動輸入或SE輸入結構，THS1041的鉗位功能可以被開啟。其來自Clampout引腳的輸出可以被連接至兩個模擬輸入端 AIN+和AIN–以提供共模電壓或僅連接至其他應用其中的一個輸入端。

　　圖 2顯示了SE輸入端具有鉗位功能的THS1041的基本結構。將Mode引腳設置為AVDD/2可使該器件進入一個內部參考模式；且Clampout引腳的DC電壓來自Clampin引腳，而不是來自內部DAC。鉗位功能的輸出端Clampout被連接至AIN+，此外該輸出端還通過鉗位脈沖控制應用的一個小電阻器R被連接至電容器C2。電容器C2不但用于當Clampout在鉗位脈沖間隔期間被內部斷開時保持DC電壓，而且還用于耦合從源到AIN+的 AC信號。另一個ADC模擬輸入端AIN-被連接到一個外部DC源，而且對于正常運行而言應具有和AIN+相同的DC電壓。Clamp引腳將控制 Clampout和緩沖器輸出端之間的內部開關。當Clamp為高電平邏輯時，Clampout就被內部連接至緩沖器輸出端；當Clamp為低電平邏輯時，Clampout就和緩沖器輸出端斷開。

　　利用鉗位DC控制功能測試DC行為

　　鉗位DC控制就是在Clamp引腳施加一個DC信號以控制Clampout引腳的內部緩沖器接入。為了了解當鉗位功能開啟時AIN+和AIN-端的DC行為，我們將兩個不同的DC電壓施加到AIN+和AIN-，并且對Clamp端的邏輯電平進行手動控制。根據圖2中的結構，Clampin端的V2被設置為 1.5V，AIN-端的V1被設置為1V，C2為0.6μF且R為10Ω。在這種情況下，我們沒有將AC信號施加到模擬輸入端AIN+。ADC時鐘將以 40MHz運行。當Clamp被手動設置為高邏輯電平(3VDC)時，AIN+將穩(wěn)定在1.5V；當Clamp被手動設置為低邏輯電平(0VDC) 時，AIN+將穩(wěn)定在1V。換句話就是說，當Clamp引腳為高邏輯電平時，AIN+端的電壓將由內部緩沖器驅動；當Clamp引腳為低邏輯電平時，AIN+將與緩沖器斷開，且其電壓將向AIN-端的電壓漂移。另外，如果AIN-正在浮動，那么AIN-端的電壓將追隨AIN+端的電壓。在AIN+ 和AIN-端的電壓源被斷開以后，他們二者的DC電壓將向著對方彼此相互漂移，這是因為在多個時鐘周期以后的保持階段在ADC采樣與保持電路的采樣電容之間發(fā)生了顯著的內部充電或放電。測試數據如表1和表2所示。

　　表 1和表2中的測試數據（該數據是在ADC時鐘被激活的情況下測量得出的）顯示將模擬輸入引腳與源斷開會使其DC電壓相互影響；當ADC時鐘處于非激活狀態(tài)時，AIN+和AIN-端的DC電壓不會相互影響（請參見表3和表4）。此外，雖然使用C2與否都不會影響DC電壓測試結果，但是確實會影響AIN+端電壓變化的轉換時間。

　　利用鉗位脈沖控制功能測試DC行為

　　鉗位脈沖控制就是在Clamp引腳處施加一個脈沖信號以控制Clampout引腳的內部緩沖器接入。為了觀察THS1041模擬輸入端的DC行為，我們將一個脈沖信號而非一個DC信號施加到具有16kHz和6%占空比的Clamp引腳（請參見圖2）。與之前的測試相類似，將去耦電源的1V固定DC電壓施加到 Clampin，并將一個可變DC電壓施加到AIN-。在這種情況下，在脈沖鉗位期間，AIN+被內部緩沖器驅動至1V，并且當AIN-為1V時，在鉗位脈沖間隔期間，電容器C2很好地保持了該電平。電容C2必須要足夠大且鉗位脈沖間隔要足夠小以使AIN+端的DC電壓與Clampin端的DC電壓保持一致。但是，如果AIN-端的DC偏移與AIN+端的DC偏移設置的不一樣，那么DC信號就出現(xiàn)失真。如前所述，當一個引腳或另一個引腳正在浮動時，模擬輸入引腳處的DC電壓就會發(fā)生漂移。利用鉗位脈沖控制進行的測試進一步證明了這一表述。在將一個脈沖施加到Clamp引腳時，DC漂移表現(xiàn)為一個電壓峰值，這一現(xiàn)象是通過圖3所示的示波器觀察到的。

　　該峰值周期性地出現(xiàn)在鉗位脈沖頻率時的AIN+端，且其幅度會隨著模擬輸入引腳間DC壓差的增加而增加。測試數據顯示，當Clampin被連接到一個1V電源且AIN-被連接到一個0.5V電源時，在鉗位脈沖邏輯高電平和邏輯低電平期間AIN+端的DC測量值為1V。AIN+端的AC測量值為大約20mV的正峰值，并且會在鉗位脈沖從低到高的轉換時出現(xiàn)。當AIN-被連接到一個1.5V電源且Clampin仍然被連接到一個1V電源時，AIN+端的DC測量值為1V。AIN+端的DC測量值是一個大約為30mV的負峰值，并且會在鉗位脈沖從低到高的轉換時出現(xiàn)。當AIN–被連接到一個1V電源（與AIN+端的DC電壓相等）時，就會出現(xiàn)該峰值且AIN+端的1VDC電壓平滑穩(wěn)定。

　　更多的測試顯示，當鉗位脈沖的占空比變高時，峰值就會變小。在Clampout引腳處添加一個電容器C3將會大大限制該峰值。

　　鉗位脈沖控制條件下的THS1041AC性能

　　模擬輸入端AIN+處的峰值會降低THS1041的AC性能（請參見圖4和圖5）。圖4和圖5均為在鉗位脈沖控制和模擬輸入引腳上不同DC電壓條件時 THS1041的FFT圖。該FFT圖是由LabviewFFT程序根據HP1600邏輯分析器從THS1041EVM采集的數據生成的。EVM模擬輸入端的測試信號為一個2.2-MHz的正弦波，振幅為–20dBFS（即低于ADC滿量程20dB）。該測試信號由一個HP8644正弦波生成器生成，并通過一個板上變壓器由THS1041SE輸入端完成接收（本測試EVM板詳盡的設置工作將在本文的后面討論）。由HP8644觸發(fā)的脈沖生成器將以 40MHz運行THS1041輸入時鐘。鉗位脈沖由具有15.6kHz頻率和50%占空比的脈沖生成器生成。

　　在時域中，峰值周期性地出現(xiàn)在圖3所示的鉗位脈沖頻率上。在頻率域中，峰值出現(xiàn)在FFT上的15.6kHz頻率處（頻率軸的低端）。當模擬輸入引腳上的DC 壓差為0.5V（AIN+為1V，而AIN–為0.5V）時，15.6kHz頻率時的峰值為–67dBFS，這是FFT中最大的峰值（請參見圖4）。該峰值要比FFT上的任何諧波都要高許多，并且有利于實現(xiàn)較低值的無雜散動態(tài)范圍(SFDR)。當壓差為0V（AIN+和AIN–均為1V）時，相同頻率時的峰值為–82dBFS，提高了15-dB（請參見圖5）。該峰值不但低于二階和三階諧波，而且還低于總諧波失真(THD)。

　　圖 4和圖5顯示：隨著AIN+和AIN–之間的DC壓差增加到一定的水平，如果輸入模擬信號小，SFDR則會下降并且會變得比THD更為糟糕。如果 Clampout處的去耦電容C3（請參見圖2）不夠大的話，尤為如此。在這些測試結果的基礎上，我們利用Clampout處不同的去耦電容進行了進一步的測試。由于一個–21dBFS（低于THS10412V滿量程輸入21dB）模擬輸入振幅、一個0.4μF的C3值以及AIN+和AIN–之間一個 0.5V的DC壓差，SFDR比THD要低大約16dB。在相同C3值的情況下，當AIN+和AIN–之間的DC壓差降至0V時SFDR要比THD低 3dB。如果C3被增加至1.4μF，那么包括SFDR、THD以及信噪比(SNR)在內的整體AC性能就會大大提高。因此，當AIN+和AIN–之間的 DC壓差為0V時SFDR要比THD高大約5dB，且當AIN+和AIN–之間的DC壓差為0.5V時SFDR要比THD低大約6dB。該測試數據如表5 所示。

　　該測試數據顯示：AIN+和AIN–之間的DC壓差不僅可導致模擬輸入端的一個峰值，而且還會導致過早的輸出飽和，從而降低最大的模擬輸入振幅。例如，當 AIN+和AIN–之間的DC壓差為0.5V時（AIN+為1V），最大模擬輸入振幅就必須要低于滿量程20dB以避免輸出飽和。當AIN+和AIN–之間的DC壓差為0.3V時（AIN+為1V），最大模擬輸入振幅就要低于滿量程3.5dB。因此AIN+端和AIN–端的DC電壓應相同以保持最佳的AC 性能和規(guī)定的最大輸入振幅。

　　該測試數據還顯示：隨著最大模擬輸入振幅的降低，THS1041似乎可以容許在 AIN+和AIN–之間有一個小的DC壓差以保持規(guī)定的AC性能（請參見表6）。在此測試中，模擬輸入正弦波為2.2MHz（1.4V峰至峰），低于 THS1041滿量程3.5dB。采樣速率為40MHz，鉗位脈沖為16kHz（6%占空比），模擬輸入端的DC壓差為0.3V（AIN+為 1V，AIN–為0.7V)。因此，AC性能仍符合規(guī)范的要求——SNR為59dBFS，SFDR為70dBc以及THD為64dBc。

　　測試設置條件

　　該 AC性能測試是基于THS1041EVM板得出的，EVM原理圖請參見參考書目2。EVM的基本SE結構與圖2中的基本SE結構相類似——C2為 0.6μF，C3為1.4μF，AIN–端的DC源與一個3.3-V電源斷開。在EVM板上，對于SE輸入端而言，T1（變壓器）的引腳1是開放的，且 J2為模擬輸入。引腳1～2的跳線在W1和W2處為開啟狀態(tài)，引腳1～2的跳線在SJP6處為關閉狀態(tài)，且引腳1～2的跳線在SJP2和SJP1處為開啟狀態(tài)。

　　結論

　　為了保持 THS1041最大的輸入范圍和最佳的AC性能，施加到模擬輸入端AIN+和AIN-的共模電壓應滿足產品說明書中的要求，且施加到AIN-的DC電壓應與具有一個SE輸入結構的AIN+的DC電壓相等。當鉗位功能處于開啟狀態(tài)且有一個脈沖信號被施加到Clamp時，在AIN+和AIN–端施加不同的DC 電壓會導致在模擬輸入端出現(xiàn)一個峰值。模擬輸入端AIN+和AIN-之間的DC壓差越大，峰值就越大。如果鉗位脈沖的占空比下降，峰值也會變得更大。這是因為AIN+和AIN–的外部電壓源被斷開時，二者的DC電壓均向著對方彼此相互漂移。因此，ADC采樣與保持電路的采樣電容之間就會在保持階段發(fā)生內部充電或放電。AIN+和AIN–之間的DC電壓差還會引起過早的輸出飽和并降低最大模擬輸出振幅，因此該壓差必須要有一個極限。增加Clampout處的去耦電容將最小化峰值，提高模擬輸入端的DC壓差容限并提高THS1041的整體AC性能。這一結論是基于THS1041基準測試得出的。對其他高速 ADC而言，本文中的觀察與測試方法也是非常有用的。

　　參考書目

　　如欲了解有關該文章的更多詳情，您可以登錄 www-s.ti.com/sc/techlit/slas289 和 www-s.ti.com/sc/techlit/slau079，下載一個有關下列資料的 Acrobat Reader 文件。

　　文件名稱

　　1、《具有PGA 和鉗位功能的10 位、40-MSPS 模數轉換器》THS1041產品說明書

　　2、《針對THS1040/THS1041 10位ADC 的THS1040/41 評估板》用戶指南