Altera啟動(dòng)亞太區(qū)SOPC World 2008
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本網(wǎng)訊 Altera公司(NASDAQ: ALTR)今天公布了其亞太區(qū)年度SOPC World大會(huì)的時(shí)間和地點(diǎn)。大會(huì)將于2008年10月在印度和中國的5個(gè)城市舉辦。
本文引用地址：http://www.ex-cimer.com/article/87780.htm大會(huì)包括技術(shù)研討和展覽兩部分，系統(tǒng)設(shè)計(jì)人員通過此次大會(huì)來將了解到怎樣降低系統(tǒng)成本，并滿足嚴(yán)格的功耗預(yù)算要求，提高效能。在技術(shù)研討會(huì)上，Altera及其合作伙伴將為出席人員介紹最先進(jìn)的高功效可編程器件以及高效能開發(fā)工具等。
誰應(yīng)該參加?關(guān)注以高性價(jià)比迅速引入新功能和特性，并提高性能和效能，降低功耗的系統(tǒng)設(shè)計(jì)人員。
地點(diǎn) 時(shí)間
印度班加洛爾 2008年10月14號(hào)
印度德里 2008年10月16號(hào)
中國深州 2008年10月20號(hào)
中國杭州 2008年10月22號(hào)
中國北京 2008年10月24號(hào)
時(shí)間 主題
8:30 至 9:20 簽到
9:20 至 11:05 展覽 歡迎致辭
第一次幸運(yùn)抽獎(jiǎng)
主題演講：Power Down, Speed Up
嘉賓演講
11:05 至 11:20 茶歇
11:20 至 11:50 Altera產(chǎn)品組合面向更高的性能和更低的功耗
11:50 至 1:15 第二次幸運(yùn)抽獎(jiǎng)，午餐
Time 主題1：高性能 主題2：低成本
1:15 至 2:00 展覽 采用40-nm FPGA使SoC集成邁上新臺(tái)階
使用Altera的嵌入式組合解決方案來提高性能、降低功耗
2:00 至 2:15 休息
2:15 至 2:55 在Altera FPGA設(shè)計(jì)中，使用Aldec Active-HDL混合語言仿真的前沿驗(yàn)證技術(shù)
使用Altera的CPLD迅速開發(fā)您的便攜式設(shè)計(jì)
2:55 至 3:10 休息
3:10 至 3:50 采用MathWork的Simulink和Altera的DSP Builder進(jìn)行通信系統(tǒng)基于模型的設(shè)計(jì)；WiMAX設(shè)計(jì)實(shí)例
采用Altera FPGA開發(fā)低成本控制網(wǎng)絡(luò)
3:50 至 4:15 第三次幸運(yùn)抽獎(jiǎng)
會(huì)議演講內(nèi)容簡介
Power Down, Speed Up
當(dāng)產(chǎn)品及時(shí)面市非常關(guān)鍵、ASIC的風(fēng)險(xiǎn)太大或者開發(fā)成本過高時(shí)，F(xiàn)PGA一直是設(shè)計(jì)工程師首選的芯片解決方案，而且也是最便捷的方案。在決定使用FPGA或者ASIC和ASSP替代方案時(shí)需要綜合考慮性能和功耗?，F(xiàn)在，在很多方面已經(jīng)不需要對(duì)此進(jìn)行權(quán)衡了。FPGA的功能和性能一直在大幅度增長，而相同功能下的功耗卻在顯著降低。您可以了解到FPGA以及FPGA設(shè)計(jì)工具的發(fā)展進(jìn)步是怎樣幫助設(shè)計(jì)人員通過硬件加速，以盡可能低的功耗來實(shí)現(xiàn)無與倫比的性能的。
Altera產(chǎn)品組合面向更高的性能和更低的功耗
十年前，Altera認(rèn)識(shí)到在所有半導(dǎo)體設(shè)計(jì)中，功耗將很快成為最重要的因素。從手持式到大規(guī)?；A(chǔ)應(yīng)用，功耗影響了所有最終產(chǎn)品的成本、性能、可靠性和使用壽命。為解決這一挑戰(zhàn)，Altera進(jìn)行了長期投入，重點(diǎn)研究工藝進(jìn)展、創(chuàng)新的功耗管理技術(shù)和功耗優(yōu)化設(shè)計(jì)工具，降低CPLD、FPGA和ASIC產(chǎn)品組合的功耗。所有這些都結(jié)合創(chuàng)新來實(shí)現(xiàn)，以提高器件性能。結(jié)果是推出了全面的器件產(chǎn)品組合，幫助您降低功耗，加速設(shè)計(jì)。
采用40-nm FPGA使SoC集成邁上新臺(tái)階
FPGA以其內(nèi)在的靈活性和產(chǎn)品及時(shí)面市優(yōu)勢而成為芯片系統(tǒng)(SoC)集成的理想平臺(tái)。Altera的40-nm定制邏輯組合包括新的Stratix® IV FPGA和HardCopy® IV ASIC，在密度、性能、特性和接口帶寬上都具有一定的優(yōu)勢，使SoC集成邁上了新臺(tái)階。
在Altera FPGA設(shè)計(jì)中，使用Aldec Active-HDL混合語言仿真的前沿驗(yàn)證技術(shù)
－ Aldec
此次研討會(huì)將展示最新的Aldec驗(yàn)證技術(shù)，幫助您以更高的水平針對(duì)高性能/大容量Altera FPGA器件來驗(yàn)證復(fù)雜的設(shè)計(jì)。研討會(huì)將介紹前沿的驗(yàn)證技術(shù)，例如基于聲明的驗(yàn)證、功能覆蓋、仿真優(yōu)化和高級(jí)調(diào)試技術(shù)等，這些技術(shù)有助于對(duì)Altera FPGA進(jìn)行更精確和更全面的驗(yàn)證。
采用MathWork的Simulink和Altera的DSP Builder進(jìn)行通信系統(tǒng)基于模型的設(shè)計(jì)；WiMAX設(shè)計(jì)實(shí)例
－ The MathWorks
要在便攜式應(yīng)用設(shè)計(jì)中獲得成功，您需要發(fā)揮所有的潛在優(yōu)勢。CPLD能夠提供這樣的優(yōu)勢——它是迅速實(shí)現(xiàn)定制商用芯片組的低價(jià)格、低風(fēng)險(xiǎn)途徑。此外，CPLD還是昂貴的ASIC開發(fā)的快速替代方案。它非常適合在混合電壓環(huán)境中進(jìn)行電壓電平轉(zhuǎn)換，以及通用I/O引腳擴(kuò)展，不同接口協(xié)議之間的橋接等。
在該演講中，看看便攜式應(yīng)用設(shè)計(jì)人員怎樣使用CPLD來迅速開發(fā)具有競爭力的前沿產(chǎn)品，并了解怎樣使用Altera的CPLD來加速實(shí)現(xiàn)您的新一代便攜式應(yīng)用設(shè)計(jì)。
使用Altera的嵌入式組合解決方案來提高性能、降低功耗
當(dāng)今嵌入式處理設(shè)計(jì)人員面臨一個(gè)難題——最終應(yīng)用需要提高性能，而能源問題則要求降低功耗。要達(dá)到性能和功耗的平衡，總是需要進(jìn)行折衷考慮，要同時(shí)考慮設(shè)計(jì)、系統(tǒng)體系結(jié)構(gòu)、組件級(jí)性能和功耗等……直到現(xiàn)在，這種情況才有所改變。在此次技術(shù)研討期間，通過演講和現(xiàn)場展示，您將了解Altera全面的器件、IP、軟件、參考設(shè)計(jì)和帶有實(shí)例的開發(fā)套件等嵌入式組合解決方案怎樣幫助您提高設(shè)計(jì)性能“與”降低功耗。
使用Altera的CPLD迅速開發(fā)您的便攜式設(shè)計(jì)
CPLD在成功實(shí)現(xiàn)便攜式應(yīng)用設(shè)計(jì)上具有很大的優(yōu)勢——是迅速實(shí)現(xiàn)定制商用芯片組的低價(jià)格、低風(fēng)險(xiǎn)途徑。此外，CPLD非常適合在混合電壓環(huán)境中進(jìn)行電壓電平轉(zhuǎn)換，以及通用I/O引腳擴(kuò)展，不同接口協(xié)議之間的橋接等。
在該演講中，您將看到便攜式應(yīng)用設(shè)計(jì)人員怎樣使用CPLD來迅速開發(fā)具有競爭力的前沿產(chǎn)品，了解怎樣使用Altera的CPLD來加速實(shí)現(xiàn)您的新一代便攜式應(yīng)用設(shè)計(jì)。
采用Altera FPGA開發(fā)低成本控制網(wǎng)絡(luò)
－ Echelon
Echelon公司的LonWorks® 平臺(tái)與Altera Nios® II CPU內(nèi)核和Cyclone® II FPGA及Cyclone III FPGA相結(jié)合，在消費(fèi)類、商用和工業(yè)應(yīng)用中實(shí)現(xiàn)了新一代綠色節(jié)能產(chǎn)品。Altera客戶使用Power Line Smart收發(fā)器開發(fā)消費(fèi)類家電應(yīng)用以及使用Free Topology Smart收發(fā)器開發(fā)復(fù)雜系統(tǒng)控制器和區(qū)域控制器時(shí)，Echelon為其提供免費(fèi)的接口軟件。開發(fā)人員可以針對(duì)自己的應(yīng)用來自由選擇軟核處理器和外設(shè)的最佳組合。
評(píng)論