基于Virtex-5 FPGA設計Gbps無線通信基站

摘要：本文基于Virtex-5 FPGA設計面向未來移動通信標準的Gbps無線通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復雜信號處理算法，實現(xiàn)1Gbps速率的無線通信。
關鍵詞：Gbps；無線通信；基站；FPGA；RapidIO

引言

　　隨著以TD-SCDMA為代表的3G移動通信全面進入商用部署，LTE標準基本完成，華為、愛立信成功實現(xiàn)LTE標準的現(xiàn)場演示[1]，以LTE-A、IMT-Advanced為標準的下一代移動通信技術、標準與系統(tǒng)的研發(fā)也已經開始。

　　國際電信聯(lián)盟（ITU）已將3G之后的未來移動通信技術正式定名為IMT-Advanced，在2007年世界無線電大會為之分配了新頻段，并已經在2008年開始征集標準提案。中國也通過IMT-Advanced推進組開始為ITU技術提案征集的準備工作[2]，提出國內技術提案應具有高頻譜效率、低系統(tǒng)時延等特點，主要技術指標應達到：5－100MHz的可變系統(tǒng)帶寬；在固定和低速移動情況下支持1Gbps的峰值速率，在高速移動情況下支持100Mbps；基站側最多8根天線，終端
　　側最多4根天線；在移動性上最高支持500km/h的移動速度。

　　隨著技術研究與提案工作的進行，基站系統(tǒng)的研發(fā)也已經開始。本文研究工作依托于國家“863”計劃Gbps 無線傳輸關鍵技術與試驗系統(tǒng)研究開發(fā)項目，研制面向LTE-A、IMT-Advanced等未來移動通信標準，能夠驗證相關技術并達到標準技術指標的新型移動通信基站原型。

Gbps無線通信系統(tǒng)的算法鏈路設計

　　為滿足未來移動通信標準的需要[3]，在算法鏈路上Gbps系統(tǒng)采用時分雙工（TDD）、多天線（MIMO）、空時編碼、正交頻分復用（OFDM）、高階調制和LDPC編碼等高性能物理層傳輸技術，以實現(xiàn)Gbps系統(tǒng)所需的高數(shù)據(jù)速率業(yè)務傳輸和高頻譜效率。以頻分、時分為主的多址方式實現(xiàn)，能夠在多天線環(huán)境下對無線資源進行靈活調配，在兼顧實時話音傳輸?shù)耐瑫r，最大程度上滿足分組數(shù)據(jù)傳輸?shù)男枰?/p>

　　具體而言，Gbps系統(tǒng)使用3.4GHz頻段，實際帶寬100MHz，移動臺采用2發(fā)4收的天線，基站采用4發(fā)8收的天線，OFDM子載波數(shù)為2048子載波，有效為1664子載波。圖1是Gbps無線傳輸系統(tǒng)的算法鏈路示意圖。

圖 1 Gbps無線傳輸系統(tǒng)算法鏈路

Gbps基站系統(tǒng)的設計實現(xiàn)考慮

　　移動通信基站往往在一個站址上同時有GSM、TD-SCDMA等多種標準的基站，越來越多地呈現(xiàn)多標準共存的局面，基站研發(fā)應當著眼于降低建設、運營維護和升級成本。對此，Gbps無線通信基站應當采用可重配置方式，在支持Gbps無線傳輸?shù)耐瑫r能夠兼容未來的LTE-A、IMT-Advanced標準，實現(xiàn)平滑演進。

　　從實現(xiàn)技術上看，實現(xiàn)信號處理算法并支持可重配置需要可編程的處理器件，現(xiàn)代基站系統(tǒng)廣泛采用的可編程處理器以DSP和FPGA為主。盡管高端多核DSP的工作時鐘頻率已經提升到1.2GHz，在TD-SCDMA基站中得到廣泛應用，但還是無法滿足Gbps系統(tǒng)中同步、MIMO、LDPC等算法對信號處理復雜度和實時性的要求。因此，Gbps項目需要采用大容量的高性能FPGA來作為復雜算法的承載平臺。

　　從基站系統(tǒng)的互連與數(shù)據(jù)傳輸機制上看，互連連接所有的無線接口、網絡接口和計算資源，傳輸代表計算任務的數(shù)據(jù)，是使基站系統(tǒng)成為整體、協(xié)調運行的關鍵要素。由于MIMO算法需要多天線輸入數(shù)據(jù)到多基帶處理芯片的傳輸，應當采用以交換式互連網絡和分組數(shù)據(jù)傳輸機制，更好滿足未來基站系統(tǒng)中MIMO、并行處理、動態(tài)可重配置、計算資源動態(tài)調度等的需要。

　　綜合以上設計實現(xiàn)考慮，經過綜合調研考察，Gbps項目決定采用Xilinx公司Virtex-5系列FPGA構架硬件系統(tǒng)平臺[4]，承載復雜的信號處理算法，采用串行RapidIO[5]技術作為板間高性能互連，采用千兆以太網（GE）連接業(yè)務服務器及LMT計算機。
　　
Virtex-5 FPGA介紹

　　Virtex-5系列FPGA是Xilinx 率先發(fā)布和量產的65nm 平臺FPGA，目前包括LX、LXT、SXT、FXT及TXT等面向不同應用的多個子系列。

　　Virtex-5系列FPGA最高工作時鐘可以達到550MHz，總邏輯單元數(shù)多達330,000個。提供了高達11.6 Mbit的靈活嵌入式Block RAM，能有效地存儲和緩沖各種運算數(shù)據(jù)。多達 640個

　　增強型嵌入式DSP48E slice塊，可以滿足高性能DSP算法加速的需要，實現(xiàn)352 GMACs的性能。Virtex-5 FXT系列FPGA提供多達兩個標準的PowerPC 440處理器模塊，每個處理器在550 MHz時鐘頻率下可提供1,100 DMIPS 的性能。利用PowerPC 440嵌入式處理器模塊，可快速方便地實現(xiàn)Gbps基站中復雜的控制和通信協(xié)議處理。

　　Virtex-5系列FPGA集成100Mbps–6.5Gbps的高性能收發(fā)器，配合FPGA內部編程實現(xiàn)的串行RapidIO邏輯層模塊可以實現(xiàn)芯片間和板間高性能的數(shù)據(jù)交換互連。集成符合IEEE 802.3標準的10/100/1000Mbps以太網MAC硬核，連接外部GE PHY或直接使用FPGA本身的GTP/GTX，就可以實現(xiàn)高性能的千兆以太網接口。

算法對資源的需求及FPGA型號的確定

　　分析Gbps算法鏈路中各算法的不同實現(xiàn)特點并對運算量以及使用的主要資源進行估計，可以確定所需要使用的FPGA。表1是資源需求估計與FPGA選擇的結果，表2是目標FPGA內部資源情況的總結。
表1  Gbps無線通信基站系統(tǒng)算法鏈路對FPGA資源的需求

　　其中，發(fā)送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運算，無需乘法器資源，因此采用Virtex-5中的LXT實現(xiàn)。同步、FFT/IFFT、調制/解調、空時譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實現(xiàn)。MAC處理及網絡接口采用FXT系列FPGA中的2個PowerPC440處理器以及內嵌的千兆以太網硬核實現(xiàn)。采用FPGA片內的PowerPC處理器，可以大大地降低外部電路設計的復雜度，降低物理層與MAC層間數(shù)據(jù)交換的復雜性，降低系統(tǒng)傳輸延遲，而且可以利用PowerPC處理器應用處理加速單元（APU）實現(xiàn)定制的指令，極大地提高MAC處理的效率。

表 2 基站中使用的Virtex-5 FPGA資源及數(shù)量統(tǒng)計


基于Virtex-5 FPGA設計的Gbps無線通信基站

　　圖2是設計完成的Gbps無線通信基站基帶處理系統(tǒng)硬件實現(xiàn)框圖。

圖 2 Gbps無線通信基站基帶處理系統(tǒng)硬件實現(xiàn)框圖

　　根據(jù)算法需求分析的結果，Gbps基站系統(tǒng)最終以9片LX155T、17片SX95T、1片F(xiàn)X100T FPGA為中心構建。其中用4片SX95T實現(xiàn)8天線的接收同步/解幀/解時隙，每片F(xiàn)PGA處理2天線；用4片SX95T完成全部8天線的OFDM接收的IFFT及信道估計；用8片SX95T完成4發(fā)8收的MIMO空時譯碼處理，用8片LX155T完成解調、解交織及LDPC譯碼；FX100T中的PowerPC440處理器完成MAC層收發(fā)數(shù)據(jù)處理；1片LX155T完成發(fā)送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5 FPGA采用管腳兼容設計，SXT、LXT和FXT可以直接替換，降低了PCB設計的工作量，增加了系統(tǒng)應用的靈活性。

　　ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時鐘及FPGA工作時鐘頻率為122.88MHz。

　　Gbps基站系統(tǒng)的互連設計如下：ADC與同步FPGA間采用差分LVDS連接；各組同步/解幀/解時隙與信道估計/IFFT的FPGA以及空時譯碼與LDPC譯碼FPGA之間直接采用48對差分LVDS連接；其余FPGA互連采用14端口Serial RapdIO交換機實現(xiàn)。Gbps基站系統(tǒng)的結構和接口整體采用高級電信計算架構（ATCA）和Serial RapidIO構建，模塊化的結構和基于交換的互連使得系統(tǒng)可以方便地增加基帶處理板卡的數(shù)量或擴展新的功能模塊。

結論

　　LTE、IMT-Advanced等未來移動通信系統(tǒng)要支持大量的寬帶用戶和極高的空中接口速率，使用MIMO、OFDM、LDPC等復雜的通信信號處理算法，具有動態(tài)可重配置、計算資源動態(tài)調度能功能，對基站的計算處理和互連提出了極高的要求。以單平臺多系列的Virtex-5系列FPGA為核心設計的Gpbs無線通信基站，采用基于交換的互連和分組的數(shù)據(jù)傳輸機制，可以驗證各種未來無線通信所使用的算法與技術，實現(xiàn)Gbps的無線傳輸通信。
　
參考文獻：
1. B. Johansson and T. Sundin, "LTE Test bed," Ericsson Review, pp. 9-13,2007.
2. IMT-Advanced推進工作組,IMT-Advanced技術征集通函,2007
3. Ping Zhang, Xiaofeng Tao, Jianhua Zhang, et al. A Vision from the FuTURE: Beyond 3G TDD. IEEE Communications Magazine Vol.43, Issue 1,Jan 2005:38～44
4. DS100 Virtex-5 Family Overview,www.xilinx.com
5. Sam Fuller著,王勇等譯. RapidIO 嵌入式系統(tǒng)互連[M ]. 北京:電子工業(yè)出版社, 2006