小數(shù)分頻與快鎖芯片ADF4193的原理與應(yīng)用

0引言

　　在數(shù)字移動通信系統(tǒng)的設(shè)計過程中，經(jīng)常采用跳頻方法來提高通信系統(tǒng)的抗干擾、抗多徑衰落能力。但這要求快速跳頻系統(tǒng)中的超快速跳頻PLL能夠在幾十微秒(μs)內(nèi)穩(wěn)定到所要求的相位和頻率。為達到這個要求，可采用"乒乓"體系結(jié)構(gòu)。但這種結(jié)構(gòu)需要兩個頻率合成器。其中當(dāng)一個頻率合成器作為LO工作時．另一個頻率合成器的作用是鎖定下一步要求的頻率。而現(xiàn)在。也可以用一個快鎖芯片來實現(xiàn)。美國ADI公司生產(chǎn)的ADF4193快速開關(guān)頻率合成器就是采用一個PLL的快鎖芯片。它能滿足"乒乓"結(jié)構(gòu)的切換指標(biāo)，故可用在無線發(fā)射機和接收機的上變頻和下變頻電路的LO電路中。

1 ADF4193的特點和PLL工作原理

　　ADF4193是基于小數(shù)分頻的快鎖芯片。該芯片的主要特點如下：

◇具有快速調(diào)整的小數(shù)-N鎖相環(huán)結(jié)構(gòu)；
◇可用單片鎖相環(huán)代替開關(guān)式合成器；
◇可在GSM頻帶內(nèi)實現(xiàn)5μs跳頻，并可在20μs內(nèi)使相位穩(wěn)定；
◇2 GHz輸出時具有0.5級的相位誤差；
◇可編程輸出相位；
◇射頻輸入范圍可達3.5 GHz；
◇帶有3線串行接口；
◇芯片內(nèi)置低噪聲差動放大器；
◇其相位噪聲靈敏度可達-216 dBc／Hz。

　　ADF4193主要是基于"乒乓"體系結(jié)構(gòu)的跳頻原理。ADF4193的工作原理如圖1所示，圖中，VCO的作用是提供一個參考頻率fx，fx經(jīng)過預(yù)分頻R得到鑒相器輸入端的參考頻率，圖1中的環(huán)路濾波器的作用是濾除鑒相器輸出信號的高頻成分和噪聲，并將鑒相器的輸出電流轉(zhuǎn)化為電壓送到VCO的輸入端。以控制VCO的輸出頻率。同時將VCO輸出頻率經(jīng)過N分頻后反饋給鑒相器。鑒相器的作用是對反饋頻率和參考鑒相頻率進行比較，當(dāng)鑒相器兩個輸入信號的相位同步(且fvco／N＝fr)時，VCO的輸出頻率就是要鎖定的頻率。

　　式中，分頻數(shù)N既可是整數(shù)，也可是小數(shù)。

2分頻器對PLL的指標(biāo)影響

2.1相位噪聲

　　一般情況下，分頻器的分頻比N對PLL的有關(guān)指標(biāo)的影響比較大。這里主要介紹其對相位噪聲、鎖定時間的影響。 影響相噪的因素通常有分頻比、鑒相頻率、PLL固有底噪和閉環(huán)傳遞函數(shù)等。其近端帶內(nèi)相噪的大小可用下式表示：
 

　　式中，PN／Hz表示PLL的固有底噪，N為分頻比，fcomp為鑒相比較頻率；

　　從(2)式可以看出，在通帶內(nèi)，相噪主要由鑒相器決定，當(dāng)鑒相頻率fcomp增大一倍時，對應(yīng)值減小一半，輸出頻率保持不變，其相噪可改善了3 dB。所以，為了減小通帶內(nèi)的相噪，設(shè)計時應(yīng)該盡量使用分頻比比較小的PLL。

2.2鎖定時間

　　鎖定時間和閉環(huán)帶寬有很大關(guān)系，環(huán)路帶寬越大，鎖定時間越短，環(huán)路帶寬越小，鎖定時間越長。對于2階環(huán)，其鎖定時間T∝1／ωξ(其中ω為環(huán)路帶寬，ξ為阻尼系數(shù))。所以，一般情況下，可以通過改變環(huán)路帶寬的值來改變鎖定時間。

　　對于整數(shù)分頻來說，環(huán)路帶寬的選取最多只能是參考頻fr的1／10。所以，僅靠環(huán)路帶寬來改變鎖定時間的方法有其很大的局限性。

　　對于小數(shù)分頻，環(huán)路帶寬的選取基本上和參考頻率fr的關(guān)系很小，小數(shù)分頻的參考頻率可以選的很大，如ADF4193的fr可選為13 MHz。如果1／10按來計算，環(huán)路帶寬可以寬到1.3 MHz，所以小數(shù)分頻的環(huán)路帶寬的選取幾乎可以不考fr。

　　雖然環(huán)路帶寬越寬，鎖定時間越短，但是，也不能把環(huán)路帶寬設(shè)置的特別大，因為環(huán)路帶寬越大，濾波效果越差，這樣，PLL輸出頻率的底噪就越高。

　　在環(huán)路鎖定的情況下，參考時鐘和再生時鐘通常都存在固定的相位差，若將相差假設(shè)為△t，則其相位誤差計算公式如下：
 

　　其中：Vtune是VCO或VCXO的調(diào)諧端電壓，單位V；Ipump_out為鑒相器的輸出鑒相電流，單位mA；Fcomp表示鑒相頻率，單位kHz；ZVCO是VCO或VCXO的輸入阻抗，單位歐姆。

　　由式(3)此可以看出，要使參考時鐘和再生時鐘的相位差盡量小，起主要作用因素的是系統(tǒng)的鑒相頻率和振蕩器的輸入阻抗要足夠大?！鱰的范圍與鎖定是密切相關(guān)的。大多數(shù)的PLL芯片都要求在鎖定時刻，其連續(xù)3個或5個鑒相周期的絕對相位誤差要小于15 ns，否則即視為失鎖。具體選取3個還是5個鑒相周期，可通過相應(yīng)的寄存器來設(shè)置。在鎖定期間，任一周期的相位誤差大于25 ns，即為失鎖。

　　一般情況下，環(huán)路帶寬、鎖定時間和相位噪聲會相互影響、相互制約。要獲得較短的鎖定時間，就需要較大的環(huán)路帶寬，但也會引入更多的噪聲，因而有可能導(dǎo)致相位噪聲的惡化。同樣，如果需要良好的相位噪聲，則環(huán)路帶寬就要變窄，此時的鎖定時間就會增加。如果想在不改變環(huán)路帶寬的情況下改善相位噪聲，根據(jù)公式(2)，可在分頻器Ⅳ和鑒相頻率Fcomp做一些改善。

3 FPGA對ADF4193的配置過程

　　通過Verilog語言進行編程，可用FPGA來實現(xiàn)對ADF4193的配置。ADF4193中有八個寄存器，通過對這八個寄存器的配置，可以使ADF4193進入正常工作狀態(tài)。ADF4193有一個3線串行接口，這三個接口分別為LE、CLK、DATA。數(shù)據(jù)可在時鐘的上升延從ADF4193的3線串行接口輸入到24-bit的輸入移位寄存器，高字節(jié)在前。在使能信號LE的上升延，移位寄存器的數(shù)據(jù)將被鎖入到8個寄存器R0～R7的其中之一。具體寫給哪個寄存器，可由移位寄存器的24-bit最低位的三個控制比特c3、c2、c1來決定。

　　按照一定的方式將初始化配置數(shù)據(jù)發(fā)送到ADF4193對應(yīng)的寄存器，即可實現(xiàn)ADF4193的初始化。圖2所示是用邏輯分析儀抓到的配置圖。

　　圖2給出了ADF4193的17步配置過程。其中寄存器R0和R2的值決定了鎖相環(huán)的輸出頻率。圖2中，在配置完前兩個寄存器后，還需要等待10ms的時間，以便環(huán)路濾波器的電容能夠放電。通過這樣的配置可以將ADF4193配置在任何一個需要的頻率上。需要說明的是，只有當(dāng)初始化過程穩(wěn)定，才可以進行跳頻操作。否則，ADF4193將無法進行正常的跳頻功能。

　　對應(yīng)圖2，即可得到第一個被配置的寄存器的配置時序，其具體的時序圖如圖3所示。

　　從圖3可見，給一個寄存器配置數(shù)據(jù)可通過LE信號進行控制。在LE為低電平時。恰好有24個時鐘周期卡在LE的前一個下降延和后一個上升延之內(nèi)。從數(shù)據(jù)的后三位可以看出，這次配的寄存器是R5。其它寄存器的配置過程為此相同。

4 PLL指標(biāo)的測量

4.1相噪的測量

　　利用儀表的相噪模板可對ADF4193的輸出相噪進行測量。其測量結(jié)果如圖4所示。

　　從圖4可以看到，F(xiàn)req Offset在：100 Hz、1kHz、10 kHz、100 kHz和1 MHz處都可以達到很好的指標(biāo)。

4.2鎖定時間的測量

　　為了節(jié)約成本，可以采用ADI公司提供的AD8302并結(jié)合示波器對鎖定時間進行測量，基于AD8302的測量原理結(jié)構(gòu)如圖5所示。

　　實際使用證明，ADF4193的鎖定時間可以達到所需要的指標(biāo)。此外，采用FPGA來實現(xiàn)對ADF4193的配置，其過程相對比較簡單且易實現(xiàn)，而同時性能也能得到保證。

5結(jié)束語

　　由ADF4193的配置時序可以看出，ADF4193是一款易配置和使用的芯片，使用它可以簡化設(shè)計復(fù)雜度，縮短項目調(diào)試周期。從測量的相位噪聲和鎖定時間的結(jié)果可以看出：ADF4193具有很好的性能指標(biāo)，而且穩(wěn)定性比較好。ADF4193的最主要的優(yōu)點是可以簡單的實現(xiàn)跳頻，它不再需要使用"乒乓切換"電路，因而可縮短系統(tǒng)的切換時間，以在時隙的保護時間內(nèi)實現(xiàn)頻率切換。事實證明，ADF4193比"乒乓切換"電路更能簡化電路，減少成本，同時可節(jié)省PCB的布板面積。很適合在通信系統(tǒng)中使用。