電容誤差平均技術(shù)在流水線ADC中的應(yīng)用

1 引言

　　隨著數(shù)字信號(hào)處理技術(shù)在無(wú)線通訊等領(lǐng)域的廣泛應(yīng)用，人們對(duì)于模／數(shù)轉(zhuǎn)換器(ADC)速度與精度等方面要求也越來(lái)越高。但出于功耗和成本等方面的考慮，器件尺寸和電源電壓的降低使得高速高精度ADC的設(shè)計(jì)變得越來(lái)越具有挑戰(zhàn)性。在各種不同類型的ADC中，流水線結(jié)構(gòu)(pipeline)的ADC很好地協(xié)調(diào)了面積與速度之間的矛盾。他具有相對(duì)低的功耗和芯片尺寸，同時(shí)可以實(shí)現(xiàn)較高的轉(zhuǎn)換速率。但是在實(shí)現(xiàn)高分辨率的流水線ADC時(shí)，由器件失配等因素引起的誤差(如比較器電壓失調(diào)引起的閾值偏移，電容失配等)如果不消除，將對(duì)ADC的性能產(chǎn)生嚴(yán)重的影響。因此，為了減小誤差，使ADC達(dá)到更高的有效精度以滿足人們對(duì)高精度的現(xiàn)代數(shù)據(jù)采集系統(tǒng)的需求，許多的片上校準(zhǔn)技術(shù)被開發(fā)出來(lái)，這些校準(zhǔn)技術(shù)雖然各具特點(diǎn)，但總體上可以分為以下2大類：片上模擬校準(zhǔn)；片上數(shù)字校準(zhǔn)。此外，還有一類重要的校準(zhǔn)技術(shù)——電容誤差平均(CEA)技術(shù)。CEA技術(shù)之前一直被認(rèn)為是模擬校準(zhǔn)中的一種方式，但2006年數(shù)字電容平均技術(shù)的提出，使其現(xiàn)有的實(shí)現(xiàn)方式中既有模擬校準(zhǔn)，又有數(shù)字校準(zhǔn)。本文就電容誤差平均技術(shù)中的各種方法的原理及特點(diǎn)做一簡(jiǎn)單的介紹，并由此展望其發(fā)展趨勢(shì)。

2 流水線ADC的結(jié)構(gòu)

　　雖然實(shí)際的流水線ADC應(yīng)為全差分結(jié)構(gòu)，但是由于電路的對(duì)稱性，本文只對(duì)單端進(jìn)行原理分析(有源誤差平均技術(shù)除外)。如圖1所示，整個(gè)電路由1個(gè)采樣保持電路和N位相同的子級(jí)電路構(gòu)成。其每一個(gè)子級(jí)的工作原理相同：

　　(1)采樣相：上級(jí)輸出Vi-1被電容C1和C2所采樣，同時(shí)Vi-1經(jīng)過(guò)2個(gè)比較器產(chǎn)生本級(jí)的輸出碼qi(qi=-1，0，或1)。并可由此推出整個(gè)流水線的數(shù)字輸出結(jié)果CR為：

　　(2)放大相：電容C1與放大器輸出連接形成反饋環(huán)路，同時(shí)電容C2和由本級(jí)輸出碼確定的電壓qiVref相連，此時(shí)放大器產(chǎn)生的輸出為：

　　在理想情況下電容能夠很好地匹配，即電容C1=C2，這時(shí)理想傳輸特性曲線如圖2所示，同時(shí)本級(jí)余差輸出Vi為：

　　由式(2)和式(3)的對(duì)比中可以看出，電容失配會(huì)使余差輸出產(chǎn)生誤差，從而對(duì)ADC的精度造成影響。

3 電容誤差平均技術(shù)介紹

　　電容誤差平均技術(shù)是一種重要的對(duì)溫度和老化不敏感的校準(zhǔn)方法。其基本思想是利用電容交換得到2個(gè)帶有互補(bǔ)誤差的輸出，然后進(jìn)行平均使原先的誤差由一階變?yōu)楦唠A，從而得到較為精確的輸出。

3.1 有源電容誤差平均技術(shù)

　　有源誤差平均技術(shù)(Active Capacitor Error-aver-aging technique，ACEA)，其電路結(jié)構(gòu)同標(biāo)準(zhǔn)流水線型ADC基本相同，不同的是其在冗余放大器之后增加了一個(gè)誤差平均放大器。同時(shí)，時(shí)鐘由2相變?yōu)?相，分別為采樣相、放大相以及平均相。工作過(guò)程如圖3所示。由于在實(shí)際電路當(dāng)中電容之間均存在不匹配，在這里假定冗余放大器和平均放大器輸入端相連的電容值分別為電容C和C(1+α)以及C1和C1(1+β)，α和β分別為電容的失配系數(shù)。

　　在采樣相，輸入電壓Vi-1被電容C和C(1+α)所采樣；然后在放大相，電容C(1+α)同電壓qiVref相連，這時(shí)冗余放大器產(chǎn)生的冗余輸出與實(shí)際的理想值存在一個(gè)差額，由式(2)可知此輸出Uo1實(shí)際是未加校準(zhǔn)時(shí)的級(jí)間輸出，同時(shí)Vo1被后面的電容C1和C1(1+β)交叉采樣，其表達(dá)式為：

　　最后進(jìn)入平均相，由于電容C和C(1+α)連接關(guān)系互換，并且電容2C1同平均放大器輸出連接形成反饋環(huán)路，此時(shí)冗余放大器產(chǎn)生的冗余輸出和最終平均放大器的輸出為：

　　從以上分析可以看出，最終輸出表達(dá)式(6)與未加校準(zhǔn)時(shí)的輸出相比，誤差由一階變?yōu)槎A。假設(shè)失配系數(shù)β為3％，可以看到校準(zhǔn)后誤差降為未校準(zhǔn)前的3％，從而達(dá)到校準(zhǔn)的目的。

3.2 無(wú)源電容誤差平均技術(shù)

　　雖然通過(guò)ACEA技術(shù)可以得到正確的輸出，但是這是以電路的復(fù)雜度倍增為代價(jià)的。由此，Chiu提出一種無(wú)源電容誤差平均技術(shù)，簡(jiǎn)稱PCEA技術(shù)，他使用雙采樣代替ACEA技術(shù)中的誤差平均電路，使電路規(guī)模大為降低。

　　圖4為這種PCEA技術(shù)的原理圖。其電路基本結(jié)構(gòu)與未加校準(zhǔn)時(shí)完全相同，但每一個(gè)轉(zhuǎn)換周期由2個(gè)采樣相和2個(gè)轉(zhuǎn)移相構(gòu)成。圖中的輸入Vin1和Vin2為前級(jí)電路轉(zhuǎn)移相的2次誤差互補(bǔ)輸出，如果是第一級(jí)電路則輸入Vin1=Vin2，為采樣保持電路的輸出。

　　為方便解釋，假設(shè)Vin1=Vin2=Vi-1。分析可知，第i級(jí)在轉(zhuǎn)移相1和轉(zhuǎn)移相2的兩次輸出Vo1和Vo2電壓值同有源電容誤差平均原理分析中的Vo1和Vo2相同，分別為式(4)和式(5)，顯然Vo1和Vo2兩者的誤差互補(bǔ)。因?yàn)橥瑫r(shí)Vo1和Vo2分別被下一級(jí)的電容C1和C1(1+β)所采樣，所以在電荷共享后C1和C1(1+β)上的等效輸出余差電壓為：

　　顯然可以看出誤差電壓由式(4)和式(5)中的一階變?yōu)槭?7)中的二階，從而達(dá)到電容誤差平均的目的。同有源技術(shù)相比，無(wú)源技術(shù)將電路的規(guī)模減小近一半，因此可以達(dá)到減小功耗、面積和噪聲方面的目的。但是，由于一個(gè)轉(zhuǎn)換周期需要4個(gè)時(shí)鐘相，使得模／數(shù)轉(zhuǎn)換速度比未校準(zhǔn)時(shí)要慢一倍，因此適用于速度要求不高而功耗和分辨率要求較高的場(chǎng)合。值得一提的是，由于PCEA技術(shù)在速度方面的性能較低，文獻(xiàn)[5，6]提出一種改進(jìn)的PCEA技術(shù)，使速度等方面的性能得到了一定的提高。

3.3 數(shù)字電容誤差平均技術(shù)

　　由于ACEA技術(shù)和PCEA技術(shù)在工作時(shí)都需要增加額外的時(shí)鐘相，降低了轉(zhuǎn)換速度，O.Bernal等人提出一種數(shù)字電容誤差平均(Digital Capacitor Error-averagingtechnique，DCEA)技術(shù)。這種技術(shù)采用上述模擬電容誤差平均技術(shù)的思想并使其在數(shù)字域中實(shí)現(xiàn)。他采用電容誤差平均的原理得到校對(duì)系數(shù)，在校對(duì)過(guò)程中，再根據(jù)各級(jí)輸出調(diào)用這些常數(shù)。因?yàn)镈CEA技術(shù)不用增加額外的時(shí)鐘相，所以其速度可以達(dá)到PCEA技術(shù)的2倍(如表1所示)。以下為DCEA技術(shù)的工作原理。

　　根據(jù)式(2)，令C1=C(1+α)，C2=C(1-αi)，出于算法闡述方便性的考慮，這里的電容失配系數(shù)定義為2αi。由此可以得出：

　　DCEA技術(shù)的校準(zhǔn)過(guò)程與文獻(xiàn)中的查表校對(duì)法類似，從最低位開始到最高位結(jié)束。他將CEA技術(shù)中模擬域的矛盾成功的轉(zhuǎn)移到了數(shù)字域。并通過(guò)有效的數(shù)字運(yùn)算將其解決，使得電路的性能得到提高。

4 總結(jié)與展望

　　本文主要介紹3種不同的電容誤差平均技術(shù)在流水線ADC中的應(yīng)用。其中ACEA是典型的模擬校準(zhǔn)技術(shù)，需要增加額外的模擬電路以及額外的時(shí)鐘來(lái)實(shí)現(xiàn)；PCEA雖然不用加入額外的模擬電路，但相對(duì)于ACEA需要更多的時(shí)鐘來(lái)處理，因此從本質(zhì)上來(lái)說(shuō)也屬于模擬域的范疇；而DCEA技術(shù)則屬于數(shù)字校準(zhǔn)方法。從ACEA技術(shù)發(fā)展到DCEA技術(shù)，校準(zhǔn)方法也由模擬校準(zhǔn)過(guò)渡到數(shù)字校準(zhǔn)，電路性能的提升是顯而易見的。隨著人們對(duì)流水線ADC精度與速度要求的不斷提高，其誤差校準(zhǔn)技術(shù)的研究也是日新月異。由于數(shù)字校準(zhǔn)相對(duì)可以帶來(lái)更低的功耗、更小的面積和更大的設(shè)計(jì)靈活性，因此可以給校準(zhǔn)技術(shù)的發(fā)展提供更為廣闊的空間。總之，隨著新的校準(zhǔn)技術(shù)的運(yùn)用以及集成電路工藝的發(fā)展，流水線ADC必將沿著低功耗、高速度和高精度的的方向不斷進(jìn)步。