可調高效多通道高性能分集接收機

　　利用 TI 的新型 ADC(ADS5282)，許多這些問題便可迎刃而解。在每個通道 75mW、9×9mm封裝中，低功耗選項僅占用 81mm2，也即4個雙通道 ADC 板級空間的1/4。更為重要的是，利用串行LVDS數(shù)據(jù)接口后，每個 ADC 通道只需一個 LVDS 對。增加一個 LVDS 幀和位時鐘并利用 20 條物理線路(10 個LVDS 對)便可以在 FPGA 中對8個 ADC 的數(shù)據(jù)進行處理，并占用最少的板級空間。

　　1/f 噪聲出現(xiàn)在基帶上，其常見于針對 CMOS 低功耗而設計的 ADC 中。這就限制了基帶上(即 ZIF 架構要使用 ADC 的地方)的有效 SNR。ADC 具有一個抑制基帶 1/f 噪聲的可選模式(請參見圖 2)。

圖2 請注意，一旦該模式被激活 1/f 噪聲（基帶附近）便被轉換為奈奎斯特，并且兩種情況下均可看到 0~1 MHz 的SNR

　　根據(jù)奈奎斯特 (32.5MHz) 測得 65MSPS 下 ADS5282 的 SNR 為 70.4dBFS。如果假設噪聲底限較奈奎斯特扁平，那么 0-1MHz 頻帶中的噪聲功率則為 85.5dBFS，這主要是由于 15.1dB 的處理增益：10log10 (32.5M/1M)。利用能夠過濾高達 1MHz 的信號和噪聲的理想濾波器，85.5dBFS 就為數(shù)字濾波器輸出的預期 SNR。但是，1MHz 頻帶中測得的SNR為81.9dBFS，因為基帶上存在 1/f 噪聲。一旦噪聲抑制模式被激活，該頻帶中測得的SNR便提高到 86.1dBFS。1MHz 帶寬中測量值(86.1dBFS)超出預期值(70.4+15.1=85.5dBFS)的這一事實具有誤導性，因為它是由一個標準奈奎斯特SNR(70.4dBFS)計算得到的，而該奈奎斯特SNR包括了高階諧波(第9階以上)，其被當作了噪聲。這表明，真正的奈奎斯特 SNR(所有諧波除外)實際上高于 0.6dB，或為 71dBFS。

　　該 ADC 還在每條通道內提供了兩倍抽取功能，以消除移頻1/f噪聲(仍然出現(xiàn)在 Fclk/2 附近)，通過處理增益改善帶內SNR，并且降低高速串行 LVDS 數(shù)據(jù)速率。所用數(shù)字濾波器保持少量的抽頭，以達到節(jié)能的目的。這樣，使用抽取濾波器時處理增益約為 2dB。通過使用抽取功能來降低 LVDS 速率后，可考慮使用更低成本的 FPGA 選項，同時在 ADC 和 FPGA 之間擁有更為輕松的時間預算。