適合高效能模擬應用的線性電壓穩(wěn)壓器

　　PNP雙極體晶體管一般被運用于低壓降的應用，主要是因為這類晶體管很容易就能夠達到低壓降，然而，它會產(chǎn)生高靜態(tài)電流，而且效率不高，因此不適用于以發(fā)揮最高效率為首要考慮的應用。PMOS裝置經(jīng)過大力的開發(fā)，目前的效能已超越大多數(shù)的雙極體裝置。NMOS導通組件的最大優(yōu)勢是它的電阻不高，不過，柵極驅動的困難卻使得這類導通組件在應用中顯得并不理想。NMOS LDO(如TPS74901)能夠在 3A 輸出電流的情況下達到120mV最小電壓差。

　　與PMOS拓樸裝置不同的是，輸出電容器對于回路穩(wěn)定性的影響不大。不論是搭配多顆電容器或甚至不搭配電容器，德州儀器推出的多款NMOS LDO都能穩(wěn)定的運作。NMOS的瞬時響應也優(yōu)于PMOS拓樸，對于低輸入電壓的應用更是如此。

　　高效能線性電壓穩(wěn)壓器的特殊功能

　　最簡易的電壓穩(wěn)壓器只需要Vin、Vout及GND等三個終端，在線性穩(wěn)壓器的演進中，下一步則需要加入 ENABLE引腳，以便穩(wěn)壓器能夠開關。

　　數(shù)字應用的穩(wěn)定性需求使得穩(wěn)壓器必須整合電源電壓監(jiān)控(SVS) 的功能，這些功能能夠將 RESET 或 POWER GOOD 輸出提供給處理器。內部比較器會監(jiān)視穩(wěn)壓器輸出電壓，并且使數(shù)字系統(tǒng)在出現(xiàn)欠壓狀況時啟動復位。輸出達到穩(wěn)壓狀態(tài)時，會在經(jīng)過一段時間后 (通常是 20 到 200ms) 停止復位。當輸出電壓低于要求輸出電壓的遲滯窗時，便會再度進行復位。

　　POWER GOOD指出 Vout的狀態(tài)，而且通常用于啟用其它電源以進行定序。當Vout超出POWER GOOD跳變閾值(通常是設定點電壓的 97%) 時，POWER GOOD引腳會進入高阻抗狀態(tài)，否則 POWER GOOD 會降低。

　　PLL 和 RF 電路的電源需要是低噪聲的電源，才能發(fā)揮最高效能。過濾 LDO 的參考電壓能夠有效獲得低噪聲電源，支持此功能的 LDO 具有旁通引腳，能夠在誤差放大器的參考輸出及輸入之間連接一個濾波電容器。TPS79101 是這類 LDO 中很好的例子，它在 100Hz 至 100kHz 頻率范圍內只會產(chǎn)生 15mVRMS 的噪聲。

　　FPGA 及處理器這類復雜的數(shù)字器件有時會在啟動時出現(xiàn)高起動電流，當供電電壓以緩慢上升的方式啟動時，起動電流會降低。要做到這點，TPS74401這類的 LDO 必須具有整合的軟啟動功能，才能讓使用者設定啟動時電壓上升的速度。

　　復雜數(shù)字系統(tǒng)需要的另一項功能是電壓追蹤，許多處理器在CORE和I/O電源引腳之間的靜電放電架構往往有很大的壓力，這項功能有助于降低這個壓力。追蹤功能使 LDO 輸出電壓能夠追蹤外部的電源(見圖2)。