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          基于FPGA的多通道校準(zhǔn)算法同步實(shí)現(xiàn)

          —— Synchroclock Implementation of Multiple Calibration Algorithm Based on FPGA
          作者:龔廣偉 韓方景 陳凡 國防科技大學(xué)電子科學(xué)與工程學(xué)院(湖南長沙410073) 喬佩 長沙理工大學(xué)(湖南長沙410073) 時(shí)間:2009-07-08 來源:電子產(chǎn)品世界 收藏

            數(shù)字信號(hào)處理模塊是接收機(jī)系統(tǒng)的核心部分,系統(tǒng)要求數(shù)字信號(hào)處理模塊能實(shí)時(shí)處理變換后的數(shù)字信號(hào),并用軟件的方法來實(shí)現(xiàn)大量的無線電功能,這些功能包括:、編解碼、調(diào)制解調(diào)、濾波、同步、盲均衡、檢測、數(shù)據(jù)加密、傳輸加密糾錯(cuò)、跳擴(kuò)頻及解擴(kuò)和解跳、通信環(huán)境評(píng)估、信道選擇等,而單個(gè)DSP根本無法完成這些功能。目前可用的一些高速DSP的性能最快的也不超過5GIPS ,與實(shí)際需求相差巨大。這種處理資源的匱乏,被稱之為DSP 瓶頸[1],因此我們在本系統(tǒng)中主要采用Xilinx的芯片實(shí)現(xiàn)后端數(shù)字信號(hào)處理。

          本文引用地址:http://www.ex-cimer.com/article/96056.htm

            時(shí)鐘同步

            硬件設(shè)計(jì)中,時(shí)鐘是整個(gè)設(shè)計(jì)最重要、最特殊的信號(hào),異步信號(hào)輸入總是無法滿足數(shù)據(jù)的建立保持時(shí)間,所以需要把所有異步輸入都先進(jìn)行同步化。時(shí)鐘同步的重要性如下:

            ● 系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行,這就要求時(shí)鐘信號(hào)時(shí)延差要非常小,否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò);

            ● 時(shí)鐘信號(hào)通常是系統(tǒng)中頻率最高的信號(hào);

            ● 時(shí)鐘信號(hào)通常是負(fù)載最重的信號(hào),所以要合理分配負(fù)載。出于這樣的考慮在這類可編程器件內(nèi)部一般都設(shè)有數(shù)量不等的專門用于系統(tǒng)時(shí)鐘驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)。

            對于一個(gè)設(shè)計(jì)項(xiàng)目來說,全局時(shí)鐘(或同步時(shí)鐘)是最簡單和最可預(yù)測的時(shí)鐘。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。FPGA都具有專門的全局時(shí)鐘引腳,它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。

            但在許多應(yīng)用中會(huì)出現(xiàn)兩個(gè)或兩個(gè)以上非同源時(shí)鐘,系統(tǒng)設(shè)計(jì)將面臨復(fù)雜的時(shí)間問題,數(shù)據(jù)的建立和保持時(shí)間很難得到保證。對于需要多時(shí)鐘的時(shí)序電路,最好將所有非同源時(shí)鐘同步化,即選用一個(gè)頻率是它們的時(shí)鐘頻率公倍數(shù)的高頻主時(shí)鐘。各個(gè)功能模塊要使用統(tǒng)一的復(fù)位電路。在使用帶時(shí)鐘的觸發(fā)器、計(jì)數(shù)器等有復(fù)位端的庫器件時(shí),一般應(yīng)盡量使用有同步復(fù)位的器件。注意復(fù)位時(shí)應(yīng)保證各個(gè)器件都能復(fù)位,以避免某些寄存器的初始狀態(tài)不確定而引起系統(tǒng)工作不可靠。

            基于以上分析,在本設(shè)計(jì)中,將64M的高頻時(shí)鐘作為系統(tǒng)時(shí)鐘,輸入到所有觸發(fā)器的時(shí)鐘端。時(shí)鐘使能信號(hào)Clk_en將控制所有觸發(fā)器的使能端。即原來接8M時(shí)鐘的觸發(fā)器,接64M時(shí)鐘,同時(shí)Clk_en將控制該觸發(fā)器使能;原接64M時(shí)鐘的觸發(fā)器, 還接64M時(shí)鐘,Clk_en也將控制該觸發(fā)器使能。這樣,就可以將任何非同源時(shí)鐘同步化。

            同步算法

            下面以M元陣為例來說明過程。接收機(jī)開機(jī)時(shí),先將選擇開關(guān)S切換到位置2(見圖1),進(jìn)入校準(zhǔn)狀態(tài)。注入信號(hào)s(t)經(jīng)功分器進(jìn)入各陣元通道,陣元通道輸出為基帶數(shù)字信號(hào)xm(t)。將第一條通道作為參考通道,第一條通道的輸出延時(shí)τ后作為參考信號(hào),與其他陣元通道的輸出一起送入相應(yīng)的自適應(yīng)校正濾波器。自適應(yīng)校正濾波器將會(huì)對陣元通道的傳輸特性進(jìn)行補(bǔ)償,使各個(gè)陣元通道的傳輸特性趨近參考通道。這里采用LMS自適應(yīng)算法,待自適應(yīng)算法收斂后,穩(wěn)態(tài)權(quán)矢量將作為自適應(yīng)校正濾波器的系數(shù)固定下來,至此陣元通道的校正結(jié)束。最后,將選擇開關(guān)S切換到位置1就可進(jìn)入正常通信狀態(tài)。

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