Actel宣布Libero增添重要功能

Actel公司宣布其Libero集成設(shè)計環(huán)境 (IDE) 增添重要的嶄新功能。全新Libero 6.3軟件提供安全的設(shè)計流程 — 從綜合直至實施 — 以便將Actel的CoreMP7 (業(yè)界首個軟ARM7系列處理器) 集成到Actel的單芯片非揮發(fā)韻殖】殺喑堂耪罅?(FPGA) 中。隨著這個軟件的推出，Actel以其業(yè)界領(lǐng)先的SmartTime靜態(tài)時序分析環(huán)境為基礎(chǔ)，提供強化的最小延遲支持，并以獨特的方式實現(xiàn)高速FPGA的精確時間保持特性。這款強化的軟件還可自動實現(xiàn)I/O電壓分配任務(wù)，并支持Actel的新型RTAX4000S器件 — 業(yè)界太空應(yīng)用中最高密度的FPGA。

Actel工具市場部高級經(jīng)理Michael Mertz稱：“Libero 6.3 IDE結(jié)合業(yè)界最佳的第三方EDA工具和Actel的專有設(shè)計工具，延續(xù)了Actel以多功能工具套件提供無與倫比的價值的傳統(tǒng)。通過提升Libero來支持軟ARM7系列處理器的實施，我們可讓更多FPGA設(shè)計人員享用這種先進的微處理器技術(shù)。而且，透過將先前的人手作業(yè)自動化，并提供獨特的時序分析功能，F(xiàn)PGA設(shè)計人員更可迅速獲得最佳成果?！?

經(jīng)優(yōu)化以支持CoreMP7

Libero 6.3提供先進的塊級方法，讓設(shè)計人員圍繞CoreMP7聚集IP，并以可預(yù)測的時序和驗證操作，將其映射在Actel的ProASIC3/E FPGA結(jié)構(gòu)中。Libero 6.3緊密集成了來自Magma Design Automation、Mentor Graphics和Synplicity的業(yè)界領(lǐng)先的第三方工具，使到集成了CoreMP7的設(shè)計可實現(xiàn)無縫的綜合、驗證和物理綜合。Synplicity和Magma Design Automation的綜合和物理綜合工具中均有先進的黑盒子支持功能，能夠?qū)崿F(xiàn)安全的設(shè)計流程，而Actel專有的工具則提供現(xiàn)代化的加密技術(shù)，保護具價值的ARM7 IP免遭非法存取。Actel的工具還提供所需的時序分析和布局功能，以簡化和加速采用CoreMP7的系統(tǒng)設(shè)計。

 

與以SRAM為基礎(chǔ)的器件不同，Actel難以侵入的Flash架構(gòu)和功能強大的加密技術(shù)能保護ARM7和用戶IP免受反向工程或盜竊的問題影響，有助于保護公司的競爭優(yōu)勢及開發(fā)投資。Libero 6.3為Actel器件提供獨特的端對端安全流程，容許首個以ARM處理器為基礎(chǔ)的技術(shù)能在可編程邏輯上作為軟IP內(nèi)核實施。結(jié)果，設(shè)計人員能夠為各種以價值為基礎(chǔ)的消費電子、工業(yè)、汽車和高可靠性應(yīng)用等，構(gòu)建別具成本經(jīng)濟的解決方案。

先進功能和新器件支持

Libero 6.3提供增強的時序和布局功能，能促進更佳的設(shè)計實施和提高設(shè)計人員效率。Actel領(lǐng)先業(yè)界的SmartTime時序分析環(huán)境現(xiàn)具有“強化的最小延遲” (Enhanced_Min_Delay, EMD) 功能，這個全面的工序首次將精確的保持時間分析功能引進于FPGA設(shè)計領(lǐng)域中。EMD能省去實現(xiàn)最小延遲的過度保守操作，以改進系統(tǒng)設(shè)計的時序收斂。這種顯著的性能提升以獨特方式為SmartTime用戶帶來優(yōu)勢，通過更全面的方法來驗證內(nèi)部和芯片至芯片級別的設(shè)置和保持時序。

Libero 6.3還采用先進的匹配算法，自動進行I/O電壓分配，緩解以處理器為基礎(chǔ)復(fù)雜設(shè)計的耗時工序，來優(yōu)化I/O配置。這種新的I/O庫分配器在布局過程中，可以自動將VCCI電壓和VREF引腳分配至合適的未獲分配的I/O中。將這種先前以人手完成的過程自動化，可以簡化FPGA設(shè)計，尤其是包含多達80個不同種類I/O的復(fù)雜器件。

此外，Libero 6.3還提供所需的工具，針對采用Actel全新RTAX4000S器件的新一代高可靠性太空設(shè)計進行定標、布局和驗證操作。RTAX4000S具有400萬個系統(tǒng)門，是業(yè)界最高密度的耐輻射FPGA。

關(guān)于Libero集成設(shè)計環(huán)境

Actel的Libero 6.3 IDE集成了來自EDA伙伴最卓越先進的設(shè)計工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制開發(fā)的工具，集成至單一FPGA開發(fā)套裝中。Libero工具套裝支持混合模式設(shè)計輸入，讓設(shè)計人員可選擇在設(shè)計中將高級VHDL或Verilog HDL語言模塊與原理圖模塊混合起來。