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基于FPGA的IRIG-B(DC)碼解碼

摘要：在分析了IRIG-B(DC)碼碼型特點的基礎(chǔ)上，提出了一種IRIG-B(DC)時間碼解碼的設(shè)計方法。該方法由少量外圍電路與一片現(xiàn)場可編程門陣列(FPGA)芯片組成，來實現(xiàn)對IRG-B(DC)碼的解碼、1 PPS信號輸出、實時時間顯示以
關(guān)鍵字： IRIG-B FPGA DC 解碼

基于FPGA和FLASH ROM的圖像信號發(fā)生器設(shè)計

摘要：以XC2V1500-FPGA為硬件架構(gòu)，設(shè)計了一種圖像信號發(fā)生器，作為自適應(yīng)光學(xué)系統(tǒng)波前處理機(jī)的信號源，為波前處理機(jī)的調(diào)試和算法驗證提供支持。系統(tǒng)采用大容量的NAND型FLASH存儲數(shù)據(jù)，存儲容量為1 GB。圖像數(shù)據(jù)通過
關(guān)鍵字： FLASH FPGA ROM 圖像信號發(fā)生器

單片機(jī)與FPGA實現(xiàn)等精度頻率測量和IDDS技術(shù)設(shè)計方案

O.引言本系統(tǒng)利用單片機(jī)和FPGA有效的結(jié)合起來共同實現(xiàn)等精度頻率測量和IDDS技術(shù)，發(fā)揮各自的優(yōu)點，使設(shè)計變得 ...
關(guān)鍵字：單片機(jī) FPGA 頻率測量 IDDS技術(shù)

基于FPGA的運動估計設(shè)計

摘要：利用功能強(qiáng)大的FPGA實現(xiàn)視頻圖像的一種運動估計設(shè)計，采用的搜索方法是三步搜索法。在進(jìn)行方案設(shè)計時，本文采用了技術(shù)比較成熟的VHDL語言進(jìn)行設(shè)計，并使用Quartus II軟件進(jìn)行時序仿真。由仿真結(jié)果可知，無論是
關(guān)鍵字： FPGA 運動估計

通信領(lǐng)域采用FPGA芯片嵌入式系統(tǒng)分析方案

1.引言由于FPGA 良好的可編程性和優(yōu)越的性能表現(xiàn)，當(dāng)前液晶拼接屏幕采用FPGA 芯片的嵌入式系統(tǒng)數(shù)量呈現(xiàn)迅速增加的趨勢，特別是在需要進(jìn)行大規(guī)模運算的通信領(lǐng)域。目前FPGA 配置數(shù)據(jù)一般使用基于SRAM 的存儲方式，掉電
關(guān)鍵字： FPGA 通信領(lǐng)域嵌入式方案

基于FPGA的腦機(jī)接口系統(tǒng)方案

腦機(jī)接口BCI(Brain Computer Interface)是一種新穎的人機(jī)接口方式。它的定義是：不依賴于腦的正常輸出通路(外周神經(jīng)系統(tǒng)及肌肉組織)的腦-機(jī)(計算機(jī)或其他裝置)通訊系統(tǒng)[1]。液晶面板走勢要實現(xiàn)腦機(jī)接口，必須有一種能
關(guān)鍵字： FPGA 腦機(jī)接口系統(tǒng)方案

基于FPGA的電梯控制器系統(tǒng)設(shè)計方案

本文首先提出了一種基于有限狀態(tài)機(jī)的電梯控制器算法，然后根據(jù)該算法設(shè)計了一個三層電梯控制器，該電梯控制器的正確性經(jīng)過了仿真驗證和硬件平臺的驗證。本文的電梯控制器設(shè)計，結(jié)合了深圳信息職業(yè)技術(shù)學(xué)院的實際電梯
關(guān)鍵字： FPGA 電梯控制器系統(tǒng)設(shè)計方案

單片機(jī)與FPGA在信號測試中的重要作用解析方案

1 引言在學(xué)習(xí)《電子線路》、《信號處理》等電子類課程時，高校學(xué)生只是從理論上理解真正的信號特征。不能真正了解或觀察測試某些信號。而幅頻特性和相頻特性是信號最基本的特征.這里提出了基于單片機(jī)和FPGA的頻率特性
關(guān)鍵字： FPGA 單片機(jī) 信號測試方案

基于FPGA實現(xiàn)固定倍率的圖像縮放

摘要：基于FPGA硬件實現(xiàn)固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進(jìn)行行方向的卷積，再進(jìn)行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設(shè)計為一個單元體的循環(huán)過程，在
關(guān)鍵字： FPGA 倍率圖像

基于ARM和FPGA的時間同步儀控制單元設(shè)計

基于ARM和FPGA的時間同步儀控制單元設(shè)計,摘要以時間同步儀的功能為出發(fā)點，設(shè)計了基于ARM和FPGA的控制系統(tǒng)，該系統(tǒng)以ARM芯片S3C2440A為控制核心，在FPGA芯片XCS30的輔助控制下，完成了時間同步儀系統(tǒng)的人機(jī)交互、參數(shù)設(shè)定、電文處理、遠(yuǎn)程控制等功能。通
關(guān)鍵字：控制單元設(shè)計同步時間 ARM FPGA 基于

電力線仿真系統(tǒng)的FPGA設(shè)計與實現(xiàn)

摘要電力線通信設(shè)備的研發(fā)需要一種標(biāo)準(zhǔn)化的測試平臺對電力線信道進(jìn)行實時仿真，通過信道傳輸特性和各種噪聲進(jìn)行全面的測試和驗證，而目前缺乏這樣的平臺。文中對電力線信道傳輸特性和噪聲進(jìn)行了深入研究，并在此基礎(chǔ)
關(guān)鍵字：設(shè)計實現(xiàn) FPGA 系統(tǒng) 仿真電力線

單片機(jī)與FPGA實現(xiàn)等精度頻率測量和IDDS技術(shù)設(shè)計方

O.引言本系統(tǒng)利用單片機(jī)和FPGA有效的結(jié)合起來共同實現(xiàn)等精度頻率測量和IDDS技術(shù)，發(fā)揮各自的優(yōu)點，使設(shè)計變得更加容易和靈活，并具有頻率測量范圍寬、產(chǎn)生的波形頻率分辨率高及精度大等特點。系統(tǒng)方便靈活，測量精度
關(guān)鍵字： FPGA IDDS 單片機(jī) 等精度頻率測量

一種基于FPGA的慢門限恒虛警處理電路設(shè)計

摘要雷達(dá)信號的檢測多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機(jī)熱噪聲，文中
關(guān)鍵字： FPGA 慢門限恒虛警處理電路設(shè)計

基于FPGA的高速數(shù)據(jù)采集控制模塊設(shè)計

摘要以Spartan-3E系列FPGA為核心控制模塊，結(jié)合AD10242模數(shù)轉(zhuǎn)換芯片和MXP-123MD-F光收發(fā)模塊，實現(xiàn)了高速數(shù)據(jù)采集和光纖傳輸其中FPGA用于實現(xiàn)數(shù)據(jù)控制、雙口RAM和8B／10B編解碼等功能。該數(shù)據(jù)采集控制模塊具有性能
關(guān)鍵字： FPGA 高速數(shù)據(jù) 采集控制模塊設(shè)計

基于FPGA的OLED真彩色顯示的實現(xiàn)

摘要利用FPGA控制模塊，設(shè)計了OLED真彩色動態(tài)圖像驅(qū)動控制電路。介紹采用FPGA實現(xiàn)OLED外圍控制電路和256級灰度的方法，并分析電路中模塊的作用及整個電路的工作過程。電路系統(tǒng)采用基于Altera公司的FPCA技術(shù)進(jìn)行設(shè)計
關(guān)鍵字： FPGA OLED 彩色顯示

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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