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亞穩(wěn)態(tài)性
亞穩(wěn)態(tài)性 文章 進(jìn)入亞穩(wěn)態(tài)性技術(shù)社區(qū)
FPGA大型設(shè)計(jì)應(yīng)用的多時(shí)鐘設(shè)計(jì)策略闡述
- 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí),可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路,這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心,需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘,以及如何進(jìn)行布線(xiàn),本文將對(duì)這些設(shè)計(jì)策略深入闡述。
- 關(guān)鍵字: 亞穩(wěn)態(tài)性 多時(shí)鐘 FPGA
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亞穩(wěn)態(tài)性介紹
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