仿真驗(yàn)證文章進(jìn)入仿真驗(yàn)證技術(shù)社區(qū)

大幅縮減設(shè)計(jì)進(jìn)程 Cadence新設(shè)備為硬件仿真驗(yàn)證提速

當(dāng)前隨著國(guó)內(nèi)IC設(shè)計(jì)產(chǎn)業(yè)越來越受關(guān)注，短時(shí)間內(nèi)涌現(xiàn)出海量的IC設(shè)計(jì)初創(chuàng)企業(yè)，對(duì)這些初創(chuàng)或者正在快速成長(zhǎng)的IC設(shè)計(jì)企業(yè)來說，如何盡可能縮短設(shè)計(jì)進(jìn)程，加速設(shè)計(jì)上市時(shí)間是一個(gè)不可回避的關(guān)鍵點(diǎn)。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計(jì)近60%工作量的仿真與驗(yàn)證環(huán)節(jié)，如果能夠借助先進(jìn)的工具大幅縮短這個(gè)過程所需的時(shí)間，那么將為諸多IC設(shè)計(jì)企業(yè)的產(chǎn)品成功增添重要的砝碼。為了更好地提升IC設(shè)計(jì)客戶的仿真與驗(yàn)證效率，三大EDA公司不斷更新各自的仿真驗(yàn)證工具，希望盡可能將該環(huán)節(jié)的時(shí)間大幅壓縮，其中Cadence選擇推出下一代
關(guān)鍵字： Cadence Palladium Z2 Protium X2 仿真驗(yàn)證

介紹了一種適用于5000邏輯單元以上規(guī)模電路的可配置EDA仿真驗(yàn)證方法?它由可配置的測(cè)試臺(tái)生成器自動(dòng)產(chǎn)生測(cè)試臺(tái)，并管理測(cè)試向量的注人和仿真狀態(tài)的存儲(chǔ)
關(guān)鍵字：仿真驗(yàn)證 EDA 配置

嚴(yán)格來講，F(xiàn)PGA設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。
關(guān)鍵字：仿真驗(yàn)證 ModelSim FPGA CompilerII FoundationSeries Quartus

這里我們使用一個(gè)波形發(fā)生器作為例子，來說明如何使用Modelsim對(duì)Quartus II生成的IP Core和相應(yīng)的HDL文件進(jìn)行功能仿真和時(shí)序仿真。這個(gè)例子里面使用到了由Quartus II生成的一個(gè)片上ROM存儲(chǔ)單元。這種存儲(chǔ)單元和RAM一樣，都是基本的FPGA片上存儲(chǔ)單元，在以后的設(shè)計(jì)里面會(huì)經(jīng)常使用到。
關(guān)鍵字：仿真驗(yàn)證功能仿真 FPGA 時(shí)序仿真

隨著設(shè)計(jì)量和復(fù)雜度的不斷增加，數(shù)字設(shè)計(jì)驗(yàn)證變得越來越難，所消耗的成本也越來越高。面對(duì)這種挑戰(zhàn)，驗(yàn)證工程師必須依靠相應(yīng)的驗(yàn)證工具和方法才行。對(duì)于大型的設(shè)計(jì)，比如上百萬門的設(shè)計(jì)驗(yàn)證，工程師必須使用一整套規(guī)范的驗(yàn)證工具；而對(duì)于較小的設(shè)計(jì)，使用具有HDL testbench的仿真器是一個(gè)不錯(cuò)的選擇。
關(guān)鍵字：仿真驗(yàn)證仿真測(cè)試文件 FPGA Testbench

　　在光信號(hào)接收應(yīng)用中，TIA幾乎是必不可少的。光本身為載波，載波上附帶光信號(hào)，其中光信號(hào)可能相當(dāng)?shù)奈⑷?。比如平均值?mA的光電流，其信號(hào)強(qiáng)度如果只有1μA甚至更少達(dá)到nA級(jí)情況，如何在比較大的基底電流中提取這個(gè)微弱的信號(hào)，并且保持比較高的帶寬是一個(gè)值得研究的課題，而且存在很多的實(shí)際應(yīng)用
關(guān)鍵字：高靈敏度 TIA 仿真驗(yàn)證

　　全球IC設(shè)計(jì)與10年之前有很大差別，那時(shí)EVE公司剛開始設(shè)計(jì)它的第一個(gè)產(chǎn)品。在2000年時(shí)半導(dǎo)體業(yè)正狂熱的進(jìn)入一個(gè)新時(shí)代。　　回看那時(shí)，工藝技術(shù)是180納米及設(shè)計(jì)晶體管的平均數(shù)在2000萬個(gè)。一個(gè)ASIC平均100萬門，而大的設(shè)計(jì)到1000萬門及最大的設(shè)計(jì)在1億個(gè)門。僅只有很少部分設(shè)計(jì)從功能上采用嵌入式軟件。　　驗(yàn)證占整個(gè)設(shè)計(jì)周期的70%時(shí)間及僅只有在大的CPU或圖像芯片設(shè)計(jì)中才采用仿真emulation。在2000年EVE的仿真系統(tǒng)能夠進(jìn)行60萬門的ASIC，幾乎己到極限。　　到2010
關(guān)鍵字：芯片設(shè)計(jì) ASIC 仿真驗(yàn)證

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