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保持 文章 進(jìn)入保持技術(shù)社區(qū)
使用采樣保持技術(shù)實(shí)現(xiàn)運(yùn)算放大器建立時(shí)間測(cè)定
- 引言
現(xiàn)代高速運(yùn)算放大器 (op amps) 的建立時(shí)間都為幾納秒左右。這個(gè)時(shí)間是如此的短暫。因此,要想在某個(gè)合理誤差范圍內(nèi)對(duì)其進(jìn)行測(cè)定,不僅僅對(duì)自動(dòng)測(cè)試設(shè)備(ATE)是一個(gè)難題,即使在工作臺(tái)上也難以完成。今天的運(yùn) - 關(guān)鍵字: 采樣 保持 技術(shù)實(shí)現(xiàn) 測(cè)定
一種雙輸入采樣保持放大器設(shè)計(jì)
- 有些應(yīng)用需要對(duì)一組模擬電壓的采樣,至少有兩種傳統(tǒng)方法可以滿足這種要求。最常見(jiàn)的辦法是將一個(gè)經(jīng)典的模擬累加器與一個(gè)采樣保持放大器級(jí)聯(lián)。經(jīng)典的模擬累加器是一個(gè)運(yùn)放加上至少三只精密電阻。這些電阻的值應(yīng)盡可能
- 關(guān)鍵字: 雙輸入 采樣 保持 放大器設(shè)計(jì)
PLC內(nèi)部掉電保持寄存器的應(yīng)用
- PLC內(nèi)部掉電保持寄存器的應(yīng)用,我們?cè)谠O(shè)計(jì)小型的PLC控制系統(tǒng)時(shí),常常會(huì)需要在外部改變PLC內(nèi)部的數(shù)據(jù),譬如Counter, Timer或者Data的值,以適應(yīng)生產(chǎn)過(guò)程的需要。而且要求系統(tǒng)關(guān)機(jī)以后,這些數(shù)據(jù)還能夠保存在PLC內(nèi)部,當(dāng)下次開(kāi)機(jī)后,這些數(shù)據(jù)可以被調(diào)
- 關(guān)鍵字: 應(yīng)用 寄存器 保持 內(nèi)部 PLC
適用于12 bit流水線ADC采樣保持電路的設(shè)計(jì)
- 本文設(shè)計(jì)了一個(gè)可用于12 bit,20 MS/s流水線ADC中的采樣/保持電路。該電路使用CSMC公司的0.5μm CMOS工藝庫(kù),在20 MS/s采樣頻率下,當(dāng)輸入信號(hào)的頻率為9.8193 MHz時(shí),SFDR為76 dB,精度達(dá)0.012%,完全滿足12 bit要求。本文運(yùn)用增益增強(qiáng)型折疊式運(yùn)算放大器,以獲得較高的增益和帶寬。同時(shí)采用柵壓自舉開(kāi)關(guān),并通過(guò)對(duì)電路中的開(kāi)關(guān)組合優(yōu)化,極大的提高了電路的線性性能;采用全差分結(jié)構(gòu)、底極板采樣來(lái)消除電荷注入和時(shí)鐘饋通。該采樣保持電路能夠直接應(yīng)用于高速高精度模/數(shù)轉(zhuǎn)換
- 關(guān)鍵字: 保持 電路 設(shè)計(jì) 采樣 ADC bit 流水線 適用于
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