分頻器 文章 進入分頻器技術(shù)社區(qū)
10~37 GHz CMOS四分頻器的設(shè)計
- 1 引言
隨著通信技術(shù)的迅猛發(fā)展,人們對通信系統(tǒng)中單元電路的研究也越來越多。而分頻器廣泛應(yīng)用于光纖通信和射頻通信系統(tǒng)中,因此,高速分頻器的研究也日益受到關(guān)注。分頻器按實現(xiàn)方式可分為模擬和數(shù)字兩種。模 - 關(guān)鍵字: 設(shè)計 四分 CMOS GHz 光纖通信系統(tǒng) CMOS工藝 動態(tài)負載鎖存器 分頻器
利用高性能模擬器件簡化便攜式醫(yī)療設(shè)備設(shè)計
- 目前,醫(yī)療電器 OEM廠商正在開發(fā)技術(shù)含量更高的、用于治療和監(jiān)控常見疾病的個人保健設(shè)備。這些產(chǎn)品價格合理,極大提高了醫(yī)療保健質(zhì)量。MCU在家用血壓計、肺活量計、脈搏血氧計及心率監(jiān)測器等便攜式醫(yī)療設(shè)備中起著重要作用。大多數(shù)此類產(chǎn)品中的實際生理信號是模擬信號,在測量、監(jiān)控或顯示前需要進行放大、過濾等處理。 將高性能模擬外設(shè)嵌入超低功耗 MCU 中,不僅可以實現(xiàn)便攜式醫(yī)療電子設(shè)備的片上系統(tǒng)化,而且還可延長電池使用壽命。本文將介紹簡化便攜式電池供電醫(yī)療設(shè)備的模擬前端設(shè)計的多種方法,如將運算放大器、ADC
- 關(guān)鍵字: 分頻器 信號調(diào)理 數(shù)據(jù)采集器
基于DDS的數(shù)字PLL
- 多年以來,作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知,模擬PLL性能穩(wěn)定,可為頻率合成和抖動消除提供低成本的解決方案,工作頻率高達8GHz及以上。然而新興的基于直接數(shù)字頻率合成(DDS)的數(shù)字PLL在某些應(yīng)用中極具競爭力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異,以及如何利用這些差異來指導(dǎo)設(shè)計人員選擇最佳的解決方案。 數(shù)字PLL利用數(shù)字邏輯實現(xiàn)傳統(tǒng)的PLL模塊。雖然實現(xiàn)數(shù)字PLL的方法有很多,但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。 圖1 典型的模擬PLL結(jié)構(gòu)框圖
- 關(guān)鍵字: PLL DDS 分頻器 鑒相器 DAC VCO
基于FPGA的鎖相環(huán)位同步提取電路設(shè)計
- 概述 同步是通信系統(tǒng)中一個重要的問題。在數(shù)字通信中,除了獲取相干載波的載波同步外,位同步的提取是更為重要的一個環(huán)節(jié)。因為只有確定了每一個碼元的起始時刻,才能對數(shù)字信息作出正確的判決。利用全數(shù)字鎖相環(huán)可直接從接收到的單極性不歸零碼中提取位同步信號。 一般的位同步電路大多采用標準邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法構(gòu)成,具有功耗大,可靠性低的缺點。用FPGA設(shè)計電路具有很高的靈活性和可靠性,可以提高集成度和設(shè)計速度,增強系統(tǒng)的整體性能。本文給出了一種基于fpga的數(shù)字鎖相環(huán)位同步提取電路。 數(shù)
- 關(guān)鍵字: FPGA 鎖相環(huán) 分頻器
5.8GHz DSRC微波頻率源的設(shè)計
- 摘 要:本文提出了一種5.8GHz微波頻率源的設(shè)計方法,較為詳盡地分析了該系統(tǒng)各組成部分的性能及參數(shù),并對系統(tǒng)參數(shù)做了總結(jié)。關(guān)鍵詞:相位噪聲;分頻器;LPF 本文設(shè)計的5.8GHz微波頻率源主要應(yīng)用于專用短程通信系統(tǒng)(Dedicated Short Range Communication,簡稱DSRC),未來DSRC的標準也傾向于使用基于5.8GHz的微波通信。如圖1所示,專用短程通信系統(tǒng)采用的是無線通信技術(shù)。根據(jù)實際DSRC系統(tǒng)設(shè)計的方案,本文所設(shè)計的5.8GHz微
- 關(guān)鍵字: LPF 分頻器 相位噪聲
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