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verilog HDL基礎(chǔ)之：實(shí)例3 數(shù)字跑表
- 本節(jié)通過Verilog HDL語言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實(shí)現(xiàn)，本實(shí)例只給出數(shù)字跑表的實(shí)現(xiàn)過程。讀者還可以通過增加小時(shí)的計(jì)時(shí)功能，實(shí)現(xiàn)完整的跑表功能。
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Verilog HDL基礎(chǔ)之：時(shí)序邏輯電路
- 在Verilog HDL語言中，時(shí)序邏輯電路使用always語句塊來實(shí)現(xiàn)。
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Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介
- Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
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Verilog HDL基礎(chǔ)之：賦值語句和塊語句
- 在Verilog HDL語言中，信號有兩種賦值方式：非阻塞賦值方式和阻塞賦值方式。塊語句通常用來將兩條或多條語句組合在一起，使其在格式上看更像一條語句。塊語句有兩種：一種是begin_end語句，通常用來標(biāo)識順序執(zhí)行的語句，用它來標(biāo)識的塊稱為順序塊；另一種是fork_join語句，通常用來標(biāo)識并行執(zhí)行的語句。
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Verilog HDL基礎(chǔ)之：數(shù)據(jù)類型和運(yùn)算符
- Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲存和傳送元素的。在本書中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見 數(shù)據(jù)類型 運(yùn)算符 網(wǎng)絡(luò)類型變量
Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器
- 本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
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Verilog HDL基礎(chǔ)之：程序基本結(jié)構(gòu)
- Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。
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Verilog HDL基礎(chǔ)之：實(shí)例4 PS/2接口控制
- 本實(shí)例通過Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實(shí)現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來，或者通過RS-232在PC機(jī)上的超級終端上顯示出來。
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Verilog HDL基礎(chǔ)之：程序設(shè)計(jì)經(jīng)驗(yàn)（獨(dú)家）
- 對于Verilog HDL的初學(xué)者，經(jīng)常會對語法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。本文列出幾個(gè)常見問題和解決它們的小竅門。
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Verilog HDL基礎(chǔ)之：與C語言的區(qū)別與聯(lián)系（獨(dú)家）
- Verilog HDL基礎(chǔ)之：與C語言的區(qū)別與聯(lián)系。C語言很靈活，查錯(cuò)功能強(qiáng)，還可以通過PLI（編程語言接口）編寫自己的系統(tǒng)任務(wù)直接與硬件仿真器（如Verilog-XL）結(jié)合使用。C語言是目前世界上應(yīng)用最為廣泛的一種編程語言，因而C程序的設(shè)計(jì)環(huán)境比Verilog HDL更完整。
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Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)(原創(chuàng))
- Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)。數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)（有延時(shí)），與電路的原始狀態(tài)無關(guān)的邏輯電路。時(shí)序邏輯：輸出不只是當(dāng)前輸入的邏輯電平的函數(shù)，還與電路目前所處的狀態(tài)有關(guān)。
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Verilog HDL基礎(chǔ)之：條件語句
- Verilog HDL基礎(chǔ)之if語句是用來判定所給定的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行給出的兩種操作之一。Verilog HDL語言提供了3種形式的if語句。case語句是一種多分支選擇語句，if語句只有兩個(gè)分支可供選擇，而實(shí)際問題中常常需要用到多分支選擇。Verilog語言提供的case語句直接處理多分支選擇。
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Verilog HDL基礎(chǔ)之：其他常用語句
- Verilog HDL常用的其他語句有：循環(huán)語句、結(jié)構(gòu)說明語句等。
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華清遠(yuǎn)見便攜式智能醫(yī)療系統(tǒng)榮獲國家專利
- 智能醫(yī)療是通過打造健康檔案區(qū)域醫(yī)療信息平臺，利用最先進(jìn)的物聯(lián)網(wǎng)技術(shù)，實(shí)現(xiàn)患者與醫(yī)務(wù)人員、醫(yī)療機(jī)構(gòu)、醫(yī)療設(shè)備之間的互動(dòng)，逐步達(dá)到信息化。在不久的將來醫(yī)療行業(yè)將融入更多人工智慧、傳感技術(shù)等高科技，使醫(yī)療服務(wù)走向真正意義的智能化，推動(dòng)醫(yī)療事業(yè)的繁榮發(fā)展。在中國新醫(yī)改的大背景下，智能醫(yī)療正在走進(jìn)尋常百姓的生活。站上“風(fēng)口”的可穿戴醫(yī)療設(shè)備被業(yè)界寄予厚望，手機(jī)廠商、互聯(lián)網(wǎng)巨頭、運(yùn)動(dòng)品牌、手表企業(yè)、創(chuàng)客團(tuán)隊(duì)紛紛入場布局，可穿戴醫(yī)療設(shè)備成為終端創(chuàng)新的下一個(gè)戰(zhàn)場。 華清遠(yuǎn)見集團(tuán)(ww
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嵌入式人才培養(yǎng)創(chuàng)新，華清遠(yuǎn)見總裁季久峰談“興趣學(xué)習(xí)”
- "興趣學(xué)習(xí)"是華清遠(yuǎn)見嵌入式人才培養(yǎng)的核心理念。嵌入式產(chǎn)品已經(jīng)不是從前"冷冰冰"的專業(yè)設(shè)備,實(shí)戰(zhàn)訓(xùn)練中充滿活力的"酷炫"產(chǎn)品對我們的學(xué)員有足夠的吸引力。例如學(xué)員可以自己動(dòng)手做智能電視、平板電腦、智能手環(huán)、智能手表,甚至是四軸飛行器和智能小車,這些可以直接激發(fā)學(xué)員強(qiáng)大的學(xué)習(xí)興趣和動(dòng)力 。——摘自《單片機(jī)與嵌入式系統(tǒng)應(yīng)用》175期 對話“嵌入式人才培養(yǎng)，難在哪里” 早些年，高等院校確確實(shí)實(shí)培養(yǎng)
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華清遠(yuǎn)見介紹
北京華清遠(yuǎn)見科技信息有限公司（以下簡稱華清遠(yuǎn)見）是中國領(lǐng)先的嵌入式技術(shù)服務(wù)機(jī)構(gòu)，公司于2004年注冊于中國北京海淀高科技園區(qū)，核心業(yè)務(wù)定位在為企業(yè)和個(gè)人提供高端的嵌入式培訓(xùn)解決方案，為中國嵌入式行業(yè)提供最具價(jià)值的職業(yè)教育服務(wù)，其專業(yè)服務(wù)和質(zhì)量承諾在客戶中享有卓越的聲譽(yù)。
■ ARM公司全球授權(quán)培訓(xùn)中心（ATC）
■ 微軟全球嵌入式培訓(xùn)合作伙伴
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