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可制造性設(shè)計(jì)
可制造性設(shè)計(jì) 文章 進(jìn)入可制造性設(shè)計(jì)技術(shù)社區(qū)
中芯國(guó)際采用Silicon Realization 技術(shù)構(gòu)建其65納米參考流程
- Cadence 設(shè)計(jì)系統(tǒng)公司12月6日宣布，中國(guó)最大的半導(dǎo)體晶圓廠中芯國(guó)際集成電路制造有限公司已經(jīng)將CadenceR Silicon Realization 產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(jì)(DFM)以及低功耗技術(shù)的核心。以 Cadence Encounter Digital Implementation System 為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)提供了一個(gè)完整的端到端的 Silicon Realization 流程。
- 關(guān)鍵字： Cadence 晶圓 可制造性設(shè)計(jì)
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可制造性設(shè)計(jì)介紹
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