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FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3個(gè)基本原則

在FPGA設(shè)計(jì)領(lǐng)域，面積通常指的是FPGA的芯片資源，包括邏輯資源和I/O資源等。速度一般指的是FPGA工作的最高頻率。和DSP或者ARM芯片不同，F(xiàn)PGA設(shè)計(jì)的工作頻率不是固定的，而是和設(shè)計(jì)本身的延遲緊密相聯(lián)。
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　　上次提出了一個(gè)處于異步時(shí)鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個(gè)異步時(shí)鐘域中出現(xiàn)的很典型的問題。也就是要用一個(gè)反例來說明沒有足夠重視異步通信會(huì)給整個(gè)設(shè)計(jì)帶來什么樣的危害。　　特權(quán)同學(xué)要舉的這個(gè)反例是真真切切的在某個(gè)項(xiàng)目上發(fā)生過的，很具有代表性。它不僅會(huì)涉及使用組合邏輯和時(shí)序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。　　從這個(gè)模塊要實(shí)現(xiàn)的功能說起吧，如圖1所示，實(shí)現(xiàn)的功能其實(shí)很簡(jiǎn)單的，就是一個(gè)頻率計(jì)，只不過FPGA除了脈沖采集進(jìn)行計(jì)數(shù)外，
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在設(shè)計(jì)邏輯和電路時(shí)，經(jīng)常會(huì)遇到這樣的問題。即采用普通集成電路實(shí)現(xiàn)的設(shè)計(jì)移植到FPGA／CPLD邏輯器件時(shí)，其設(shè)計(jì)無法正常運(yùn)行。另外，有些設(shè)計(jì)己經(jīng)在邏輯器件申實(shí)現(xiàn)或通過了仿真測(cè)試。但經(jīng)過重新布線設(shè)計(jì)后，該設(shè)計(jì)不
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概覽　　PXI定時(shí)和同步模塊利用觸發(fā)總線、星形觸發(fā)以及PXI的系統(tǒng)參考時(shí)鐘來實(shí)現(xiàn)高級(jí)的多設(shè)備同步。通過共 ...
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