異步fifo 文章 進(jìn)入異步fifo技術(shù)社區(qū)
激光告警系統(tǒng)的異步FIFO設(shè)計
- 介紹了在激光告警系統(tǒng)中采用異步FIFO解決A/D數(shù)據(jù)采樣與FPGA數(shù)據(jù)處理模塊之間的不同速率匹配問題。在分析異步FIFO設(shè)計難點基礎(chǔ)上，提出利用Gray碼計數(shù)器作為讀寫地址編碼，有效地同步了異步信號，避免了亞穩(wěn)態(tài)現(xiàn)象的產(chǎn)生，給不同速率間的數(shù)據(jù)傳輸提供了一種有效的解決方案。
- 關(guān)鍵字： 異步FIFO A/D數(shù)據(jù)采樣 FPGA
基于異步FIFO和PLL的雷達(dá)數(shù)據(jù)采集系統(tǒng)
- 1引言隨著雷達(dá)系統(tǒng)中數(shù)字處理技術(shù)的飛速發(fā)展，需要對雷達(dá)回波信號進(jìn)行高速數(shù)據(jù)采集。在嵌入式條件...
- 關(guān)鍵字： 異步FIFO PLL 雷達(dá)數(shù)據(jù)采集
異步FIFO設(shè)計
- 關(guān)鍵字： 異步FIFO
基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計
- 摘 要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計。 關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當(dāng)今集成電路設(shè)計的主導(dǎo)思想之一就是設(shè)計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應(yīng)用系統(tǒng)中，實現(xiàn)完全同步化的設(shè)計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時鐘域 異步FIFO
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異步fifo介紹
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