時(shí)序電路文章進(jìn)入時(shí)序電路技術(shù)社區(qū)

數(shù)字電路之時(shí)序電路

數(shù)字電路之時(shí)序電路-在《數(shù)字電路之如雷貫耳的“邏輯電路”》、《數(shù)字電路之?dāng)?shù)字集成電路IC》之后，本文是數(shù)字電路入門3，將帶來「時(shí)序電路」的講解，及其核心部件觸發(fā)器的工作原理。什么是時(shí)序電路？
關(guān)鍵字：數(shù)字電路時(shí)序電路觸發(fā)器電路設(shè)計(jì)

FPGA/CPLD狀態(tài)機(jī)穩(wěn)定性研究

在FPGA/CPLD設(shè)計(jì)中,狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的時(shí)序電路模塊,如何設(shè)計(jì)一個(gè)穩(wěn)定可靠的狀態(tài)機(jī)是我們必須面對(duì)的問題.
關(guān)鍵字：時(shí)序電路狀態(tài)機(jī) FPGA

一款基于門控時(shí)鐘的低功耗時(shí)序電路設(shè)計(jì)

　　在傳統(tǒng)設(shè)計(jì)中，所有計(jì)算機(jī)運(yùn)算(算法、邏輯和存儲(chǔ)進(jìn)程)都參考時(shí)鐘同步執(zhí)行，時(shí)鐘增加了設(shè)計(jì)中的時(shí)序電路數(shù)量。在這個(gè)電池供電設(shè)備大行其道的移動(dòng)時(shí)代，為了節(jié)省每一毫瓦(mW)的功耗，廠商間展開了殘酷的競(jìng)爭(zhēng)，因此將電路分成多個(gè)電源域并根據(jù)要求關(guān)閉它們，并且在設(shè)計(jì)每個(gè)時(shí)序電路的同時(shí)節(jié)省功耗，這兩點(diǎn)至關(guān)重要。時(shí)序電路(如計(jì)數(shù)器和寄存器)在現(xiàn)代設(shè)計(jì)中無處不在。本文以約翰遜計(jì)數(shù)器為例介紹了如何采用有效門控時(shí)鐘來設(shè)計(jì)高能效的時(shí)序電路。　　約翰遜計(jì)數(shù)器系統(tǒng)，可同步提供多種特殊類型的數(shù)據(jù)序列，這對(duì)于大多數(shù)重要應(yīng)用(如D/
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基于二叉樹的時(shí)序電路測(cè)試序列設(shè)計(jì)

摘要：為了實(shí)現(xiàn)時(shí)序電路狀態(tài)驗(yàn)證和故障檢測(cè)，需要事先設(shè)計(jì)一個(gè)輸入測(cè)試序列?；诙鏄涔?jié)點(diǎn)和樹枝的特性，建立時(shí)序電路狀態(tài)二又樹，按照電路二叉樹節(jié)點(diǎn)(狀態(tài))與樹枝(輸入)的層次邏輯關(guān)系，可以直觀和便捷地設(shè)計(jì)出時(shí)
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基于數(shù)據(jù)選擇器和D觸發(fā)器的多輸入時(shí)序電路

在SSI時(shí)序邏輯電路設(shè)計(jì)中，遵循的設(shè)計(jì)準(zhǔn)則是：在保證所設(shè)計(jì)的時(shí)序邏輯電路具有正確功能的前提下，觸發(fā)器的激...
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基于FPGA的TDI－CCD時(shí)序電路的設(shè)計(jì)

文中較為詳細(xì)地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項(xiàng)目所使用的IL－E2 TDI-CCD的特性，設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門陣列 (FPGA) 的TDI-CCD時(shí)序電路
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時(shí)序電路介紹

　　時(shí)序邏輯電路簡(jiǎn)稱時(shí)序電路　　時(shí)序電路，它是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時(shí)序電路具有記憶功能。時(shí)序電路的特點(diǎn)是：輸出不僅取決于當(dāng)時(shí)的輸入值，而且還與電路過去的狀態(tài)有關(guān)。它類似于含儲(chǔ)能元件的電感或電容的電路，如觸發(fā)器、鎖存器、計(jì)數(shù)器、移位寄存器、儲(chǔ)存器等電路都是時(shí)序電路的典型器件。　　時(shí)序邏輯電路的狀態(tài)是由存儲(chǔ)電路來記憶 [ 查看詳細(xì) ]