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跨越時(shí)鐘域

FPGA設(shè)計(jì)可以使用多個(gè)時(shí)鐘。每個(gè)時(shí)鐘在FPGA內(nèi)部形成一個(gè)“時(shí)鐘域”，如果在另一個(gè)時(shí)鐘域中需要在一個(gè)時(shí)鐘域中生成的信號(hào)，則需要格外小心?？鐣r(shí)鐘域1-信號(hào)假設(shè) clkB 域中需要來(lái)自 clkA 域的信號(hào)。它需要“同步”到 clkB 域，因此我們要構(gòu)建一個(gè)同步器設(shè)計(jì)，它從 clkA 域獲取一個(gè)信號(hào)，并在 clkB 域中創(chuàng)建一個(gè)新信號(hào)。在第一種設(shè)計(jì)中，我們假設(shè)與 clkA 和 clkB 時(shí)鐘速度相比，“信號(hào)輸入”變化緩慢。您需要做的就是使用兩個(gè)觸發(fā)器將信號(hào)從 clkA 移動(dòng)到 clkB。module Sig
關(guān)鍵字： FPGA 時(shí)鐘時(shí)鐘域

摘要：數(shù)據(jù)流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設(shè)計(jì)中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法，并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設(shè)計(jì)。關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化，即對(duì)所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應(yīng)用系統(tǒng)中，實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞(如高速模塊
關(guān)鍵字： Verilog 時(shí)鐘域異步FIFO

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