時(shí)鐘提取 文章 進(jìn)入時(shí)鐘提取技術(shù)社區(qū)

X光安檢機(jī)控制信號(hào)時(shí)鐘提取的設(shè)計(jì)與實(shí)現(xiàn)

• 針對(duì)X光安檢機(jī)系統(tǒng)控制信號(hào)傳輸中采用傳統(tǒng)串行通信方式所存在的問題，提出一種利用數(shù)字鎖相環(huán)技術(shù)實(shí)現(xiàn)串行數(shù)據(jù)時(shí)鐘提取的硬件解決方案。該設(shè)計(jì)基于FPGA進(jìn)行開發(fā)，并針對(duì)安檢機(jī)中串行控制數(shù)據(jù)傳輸?shù)臄?shù)字鎖相環(huán)進(jìn)行研究，設(shè)計(jì)了適用于FPGA的串行時(shí)鐘提取系統(tǒng)，最終采用Verilog語(yǔ)言實(shí)現(xiàn)。該設(shè)計(jì)經(jīng)過安檢機(jī)系統(tǒng)的硬件平臺(tái)實(shí)際測(cè)試，最終經(jīng)過Signal TapⅡ讀取實(shí)時(shí)數(shù)據(jù)進(jìn)行驗(yàn)證，可以論證該方案的時(shí)鐘捕捉周期短，捕捉精度也滿足安檢機(jī)系統(tǒng)要求，從而實(shí)現(xiàn)了安檢機(jī)系統(tǒng)數(shù)字控制信號(hào)的單線路傳輸，有效地提高傳輸?shù)目煽啃浴?br
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