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          四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之流水線操作

          四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之串并轉(zhuǎn)換

          共2條 1/1 1

          流水線操作介紹

          與哈佛結(jié)構(gòu)相關(guān),DSP芯片廣泛采用流水線以減少指令執(zhí)行時(shí)間.從而增強(qiáng)了處理器的處理能力。要執(zhí)行一條DSP指令需要通過(guò)取指令、譯碼、取操作數(shù)和執(zhí)行等幾個(gè)階段、DSP的流水線是指它的幾個(gè)階段在程序執(zhí)行過(guò)程中是重疊的,即在執(zhí)行本條指令的同時(shí),下面的3條指令也依次完成了取操作數(shù)、譯碼、取指令的操作。換句話說(shuō),在每個(gè)指令周期內(nèi)。4條不同的指令處于激活狀態(tài).每條指令處于不同的階段。正是利用這種流水線機(jī)制、保證 [ 查看詳細(xì) ]

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